无限设计
许可证允许使用的IP
核心无限数量的FPGA位流
和ASIC实现。
在IP核实例的所有案件数
的设计和数字内部制造
芯片是无限的。目前使用没有时间
局限性。
●
单设计许可证
○
VHDL ， Verilog源代码被称为高密度脂蛋白
框图
adatai （31 ：0）
争论
检查
bdatai （31 ：0）
en
RST
CLK
主要FP
流水线单元
G要
EQO
LTO
IFO
来源
○
加密或纯文本EDIF网表称为
●
无限设计许可证
○
HDL源代码
○
网表
●
从升级
○
网表到HDL源代码
○
单设计，以无限的设计
争论检查
- 执行输入数据
针对IEEE- 754标准的数字分析
合规性。相应的数字和
关于输入数据类信息
给出的结果，主要FP流水线
单元。
主要FP单元流水线
- 执行浮动
点比较功能。给人的复杂
有关的结果和信息，使最终
标志的设置。
符号
adatai （31 ：0）
bdatai （31 ：0）
en
RST
CLK
G要
EQO
LTO
IFO
性能
下表给出了有关的调查
在Altera的核心面积和性能
后广场&路由设备：
速度
逻辑单元
F
最大
GRADE
FLEX10KE
-1
83
81兆赫
ACEX1K
-1
83
82兆赫
APEX20K
-1
79
60兆赫
APEX20KE
-1
79
76兆赫
APEX20KC
-7
79
98兆赫
APEX -II
-7
79
118兆赫
MERCURY
-5
85
178兆赫
的Stratix
-5
82
152兆赫
CYCLONE
-6
81
140兆赫
的Stratix - II
-3
66
225兆赫
CYCLONE -II
-6
81
141兆赫
在Altera的器件核心性能
设备
引脚说明
针
CLK
RST
en
adatai [31 ：0]的
bdatai [31 ：0]的
G要
EQO
LTO
IFO
TYPE
输入
输入
输入
输入
输入
描述
全球系统时钟
全球系统复位
使计算
数据总线输入
B数据总线输入
输出A>B输出
输出A = B输出
输出A<B输出
输出结果无效标志
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