DS1023
片上的门控设置以允许该设备提供一个脉冲宽度调制的输出，由触发
输入与持续时间的设定值进行设置。
可替换地，输出信号可被反相芯片上，从而使所述装置执行作为一个自由运行
振荡器若输出（外部）连接到输入端。
程序设计
器件编程是一样的DS1020 / DS1021 。然而，请注意，串行时钟和
数据引脚与三个并行输入引脚共用。
该
P
/ S引脚控制在DS1020 / DS1021相同的功能， “模式选择” （但是反转
极性） 。该引脚上的逻辑低电平使并行编程模式。 LE必须以高
逻辑电平来改变设定值;当LE为低电平时数据被内部锁存和
并行数据输入可以在不影响编程的值改变。这是很有用
复用总线的应用。为硬连线的应用LE应连接到一个高逻辑电平。
当
P
/ S的高串行编程功能。 LE必须保持高度，使装载或阅读
内部寄存器，在此期间该延迟是由预先编程的值来确定。
数据移入MSB到LSB顺序CLK输入的上升沿。数据传输结束，并且
当LE为低电平时新的值被激活。
并行模式（
P
/S = 0)
在并行编程模式， DS1023的输出将重现的逻辑状态
由八个程序输入的状态来确定的延迟后输入管脚P0 - P7 。并行输入端
可以用DC电平或计算机产生的数据进行编程。对于不常修改
延迟值，跳线可被用来连接输入引脚到V
CC
或地面。对于需要应用
频繁的定时调整中，可以使用DIP开关。锁存器的使能引脚（LE）必须是在一个逻辑1
硬连线实现。
当八个并行编程的位是使用计算机设置，获得了最大的灵活性
产生的数据。当数据设置（T
DSE
）和数据保持（T
DHE
）要求得到遵守，使能引脚
可用于锁存的8位总线提供的数据。锁存使能必须处于逻辑1被保持，如果不使用
锁存数据。在延迟值，稳定时间每次更改（T后
EDV
或T
PDV
）被输入之前，需要
逻辑电平准确地延迟。
串行模式（
P
/S = 1)
在串行编程模式下， DS1023的输出将再现输入的逻辑状态
后8位值确定的延迟时间移入串行端口D.在观察数据的建立
(t
DSC
）和数据保持（T
DHC
）的要求，定时数据中的MSB到LSB的顺序装入由上升沿
串行时钟（CLK） 。锁存器的使能引脚（LE）必须处于逻辑1来加载或读取内部的8位
输入寄存器，在此期间该延迟是由激活的最后一个值来确定。数据传输结束
和新的延迟值被激活时，允许锁存（LE ）返回至逻辑0的每个变化后，将
沉降时间（t
EDV
前的延迟是正确的）是必需的。
如定时值被移入串行数据输入端（ D）中， 8位的输入寄存器的先前内容
在MSB到LSB的顺序移出串行输出引脚（ Q）的。通过连接一个串行输出
DS1023第二DS1023的串行输入，多个器件可以菊花链（级联）的
编程目的（图1） 。单位序列的总比特数必须是8的次数
菊花链和各组的8位必须在MSB到LSB的顺序被发送。
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DALLAS [ DALLAS SEMICONDUCTOR ]
