W134M/W134S
表4.绕道和测试模式选择
模式
正常
输出测试（ OE ）
绕行
TEST
S0
0
0
1
1
S1
0
1
0
1
Bypclk
（ INT ）。
GND
–
PLLCLK
REFCLK
CLK
PAclk
高阻
PLLCLK
REFCLK
CLKB
PAclkB
高阻
PLLclkB
RefclkB
表频率和齿轮比
表6
显示了几个支持PCLK和BUSCLK
频率，需要在相应的A和B分频器
该DRCG锁相环，以及相应的M和N分频器的
齿轮比的逻辑。列比给出了变速比为
定义PCLK / Synclk （同为M和N ） 。列F @ PD
给出了分频的频率（单位为MHz ）在相
探测器，其中F @ PD = PCLK / M = Synclk / N 。
状态转换
时钟源有三个基本的操作状态。
图4
显示了每个标记的过渡状态图
A到H.注意的是，时钟源的输出可能不
无干扰时的状态转换。
当该设备加电时，该设备可以进入任何状态，
根据控制信号的设定， PwrDnB和
StopB 。
在掉电模式下，时钟源断电与
所述控制信号， PwrDnB ，等于0 ，控制信号S0
与之前的功率被施加到器件S1必须是稳定的，
只能在掉电模式（ PwrDnB = 0 ）来改变。
基准输入，V
DDR
和V
DDPD
，可能保留或可
在掉电模式下接地。
A
8
6
8
4
6
B
1
1
1
1
1
M
2
8
4
4
8
N
2
6
4
2
6
比
1.0
1.33
1.0
2.0
1.33
F @ PD
33
12.5
25
33
16.7
表5
显示选择掉电模式下的逻辑，
使用PwrDnB输入信号。 PwrDnB是低电平有效
（启用时为0）。当PwrDnB被禁用， DRCG是
其正常模式。当PwrDnB被启用时， DRCG放
进入断电状态， CLK和CLKB输出
三态。
表5.掉电模式选择
模式
正常
掉电
PwrDnB
1
0
CLK
PAclk
GND
CLKB
PAclkB
GND
表6.频率，分频器，和传动比的例子
PCLK
67
100
100
133
133
REFCLK
33
50
50
67
67
BUSCLK
267
300
400
267
400
Synclk
67
75
100
67
100
VDD开启
M
L
TEST
K
VDD开启
N
B
掉电
VDD开启
J
G
正常
A
D
C
F
E
CLK停止
VDD开启
H
图4.时钟源状态图
控制信号Mult0和MULT1可以以两种方式使用。
如果他们在掉电模式改变，那么
掉电定时确定的沉降时间
该DRCG 。然而， Mult0和MULT1控制信号可以
另外，在普通模式下进行更改。当MULT控制
信号是“热交换”在这种方式中， MULT过渡
定时确定DRCG的稳定时间。
在正常模式下，时钟源为上，并且输出
启用。
表7
列出了每个国家的控制信号。
为时钟源国表7.控制信号
状态
掉电
时钟停止
正常
PwrDnB
0
1
1
STOPB
X
0
1
时钟
来源
关闭
ON
ON
产量
卜FF器
地
残
启用
图5
显示了不同的转换的时序图
状态之间，以及
表8
指定每个的延迟
状态转换。请注意，这些过渡延迟假设
以下。
REFCLK输入定居并符合所示规格
表
.
Mult0 ， MULT1 ， S0和S1的控制信号是稳定的。
文件编号： 38-07426牧师* B
第12页5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
