CY7C9689A
引脚说明
（续）
针
名字
I / O特性
信号说明
地面PECL兼容的I / O信号和内部电路。
76, 79, V
SSA
83, 84,
91, 92,
99
14, 17, V
DD
35, 55,
62, 64
4,11, V
SS
13, 15,
26, 37,
38, 39,
52, 57,
63, 66
电源TTL I / O信号和内部电路。
地面TTL I / O信号和内部电路。
CY7C9689A的HOTLink操作
概观
该CY7C9689A旨在跨平行移动数据
短距离和长距离用最小的开销或主机
系统的干预。这是通过将完成的
并行字符转换为串行比特流，这些发射
串行位的高速，并且将所接收的串行比特
回原始的并行数据格式。
该CY7C9689A提供了大量的功能集，使之成为
在宽范围的主机系统的使用。有些组态的
理性的选择是
• AMD TAXIchip 4B / 5B-和5B / 6B兼容
编码器/解码器
• AMD TAXIchip兼容的串行链路
• AMD TAXIchip平行的命令和数据I / O总线
架构
•8位或10位的字符尺寸
•用户自定义数据包或帧结构
•两个八度的数据速率范围
•异步（ FIFOed ）或同步数据接口
•嵌入或旁路FIFO中的数据存储
•编码或非编码
•多PHY功能
这种灵活性允许CY7C9689A满足数据
几乎任何系统的运输需求。
传输数据路径
数据传输接口/发送数据FIFO
发送数据接口到主机系统是可配置的
无论是作为一个异步缓冲（ FIFOed ）并行接口
或作为同步流水线寄存器。总线本身可以是
为操作配置为8位或10位字符
宽度。
当配置为异步操作（其中
主机总线接口时钟进行操作的异步串行
字符和比特流时钟） ，则主机接口成为
一个同步FIFO由TXCLK时钟的。在该配置
uration内部256个字符的发送FIFO使能
这允许主机接口将被写入在从直流任何速率
到50MHz 。
当配置为同步操作，则发送
接口的时钟由REFCLK和经营同步
内部字符和位流时钟。输入寄存器
可以写在任何1/10或1/12的串行比特率。这
接口可以当配置为主频可高达40 MHz的
8位数据宽度，以及多达33兆赫时被配置为10位
数据总线宽度。实际的时钟速率取决于数据速率，以及
作为RANGESEL和SPDSEL逻辑电平。
异步和同步接口操作
以上的FIFO状态的逻辑意义上支持用户控制
标志。满和空标志的发射器和接收器
可以是高电平或低电平有效。这有利于接口
与现有的控制逻辑或外部的FIFO以最小的或不
外部胶合逻辑。
编码器
从主机接口或发送FIFO数据接着通过
一个编码器模块。该CY7C9689A包含4B / 5B
和5B / 6B是用来提高串行编码器
数据的传输特性。对于那些系统
包含其自己的编码器或扰频器，编码器这可能是
绕过。
串行器/线路驱动器
来自编码器的数据被传递到一个串行器。这
串行化器以10或12倍的字符速率。同
的内部FIFO使能， REFCLK可以以1x ， 2x或4x运行
字符率。与FIFO的旁路，可REFCLK
工作在1x或2x字符率。序列化的数据是
在NRZI格式的输出从两个PECL兼容差
线驱动器被配置为驱动传输线或光
模块。
接收数据接口
线路接收器/解串器/成帧器
串行数据在两个PECL兼容differ-一个接收
无穷区间线路接收器。的数据被传递到两个一时钟和
数据恢复PLL和一个解串器，其将NRZI
串行数据转换为并行NRZ字符。成帧器调整
这些字符的边界以匹配的
原来发送的字符。
解码器
并行字符分别通过一对5B / 4B或传递
6B / 5B解码器和返回到其原来的形式。为
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文件编号： 38-02020牧师* C
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