CY7C9689A
TAXI ™兼容的HOTLink
收发器
特点
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第二代的HOTLink
®
技术
AMD ™ AM7968 / 7969 TAXIchip ™兼容
8位的4B / 5B位或10位5B / 6B的NRZI编码的数据传输
10位或12位的NRZI预编码的（旁路）数据
运输
同步TTL并行接口
嵌入式/旁路256个字符的发送和
接收FIFO
50到200 MBd的串行信号传输速率
内部锁相环（ PLL）的，没有外部
PLL元件
双差分PECL兼容的串行输入和
输出
兼容光纤模块和铜电缆
内建自测试（ BIST ）的链路测试
链路质量指示
单+ 5.0V ± 10 ％电源
100引脚TQFP
编码器，以提高它的串行传输特性。
这些编码的字符，然后序列化，转化为
NRZI ，并从两个PECL兼容的差动变压器的输出
在比特率的10或20倍的使命线路驱动器
在8位输入的基准时钟（或10位旁路）模式，或12 ，或
24倍于基准时钟中的10位（或12位旁路）模式。
在CY7C9689A的HOTLink的接收部分接受
串行比特流由两个PECL兼容差1
线路接收器，并使用一个完全集成的PLL时钟
同步器，恢复必要的定时信息
数据重构。将回收的比特流被转换
从NRZI到NRZ ，反序列化，装裱成字符，
4B / 5B或5B / 6B解码，并检查传输
错误。回收的8位或10位字符解码然后
写入到内部接收FIFO ，并提交给
目标主机系统。
集成的4B / 5B和5B / 6B编码器/解码器可以是
对于目前外部系统旁路（禁用）
编码，或在并行接口的加扰数据。与
编码器旁路，所述预编码的并行数据流是
转换和从串行NRZI流。嵌入式
FIFO中也可以绕过（禁用）来创建一个
参考锁定串行传输链路。对于那些系统
需要更大的FIFO存储能力，外部的FIFO
可通过直接耦合到所述CY7C9689A
并行接口，而不需要额外的胶合逻辑。
将TTL并行I / O接口可以被配置为一个
FIFO （可配置为深度扩展至外部
FIFO的），或作为一个流水线寄存器增量。该FIFO的配置
系统蒸发散是为与时间无关的运输优化
（异步）跨越8位或10位的字符为导向的数据
链接。内置自测试（ BIST ）图形发生器和校验器
允许的同时在高速串行数据路径的测试
发射和接收部分，并且横跨在互连
necting链接。
HOTLink器件非常适用于多种应用场合
并行接口可以被替换为高速，
点 - 点串行链路。一些应用包括在互连
necting工作站，背板，服务器，海量存储，并
视频传输设备。
功能说明
该CY7C9689A的HOTLink收发器是一个点 - 对 - 点
通信积木允许数据的传送
在高速串行链路（光纤，平衡，和unbal-
高级铜传输线路）的速度之间的范围内
50和200 M波特。发射部分接收的并行数据
可选择的宽度，并将其转换为串行数据，而
接收器部分接收串行数据，并将其转换为并行
可选宽度的数据。
图1
显示了典型的连接
两个独立主机系统和corre-的系统蒸发散
应的CY7C9689A部分。该CY7C9689A提供
增强的技术，增加的功能性，更高水平的
集成，更高的数据速率和更低的功耗
在AMD AM7968 / 7969 TAXIchip产品。
该CY7C9689A的HOTLink的发送部分可以是
被配置为接受对每个任8位或10位的数据字
时钟周期，并将该并行数据转换成一个内部
同步发送FIFO 。数据被从发送读
FIFO和编码采用嵌入式4B / 5B或5B / 6B
解码器
4B/5B, 5B/6B
编码器
4B/5B, 5B/6B
成帧器
解串器
串行器
发送
FIFO
FIFO
接受
数据
接受
系统主机
串行链路
发送
数据
系统主机
控制
状态
FIFO
发送
数据
发送
CY7C9689A
编码器
4B/5B, 5B/6B
串行器
CY7C9689A
解码器
4B/5B, 5B/6B
解串器
成帧器
接受
FIFO
控制
状态
接受
数据
串行链路
图1的HOTLink系统连接
赛普拉斯半导体公司
文件编号： 38-02020牧师* C
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3901北一街
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圣荷西
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CA 95134
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修订后的2002年11月7日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
