欢迎访问ic37.com |
会员登录 免费注册
发布采购

CY7C68013A-56LFC 参数 Datasheet PDF下载

CY7C68013A-56LFC图片预览
型号: CY7C68013A-56LFC
PDF下载: 下载PDF文件 查看货源
内容描述: [Microcontroller, 8-Bit, 48MHz, CMOS, QFN-56]
分类和应用: 微控制器
文件页数/大小: 60 页 / 3344 K
品牌: CYPRESS [ CYPRESS SEMICONDUCTOR ]
 浏览型号CY7C68013A-56LFC的Datasheet PDF文件第7页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第8页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第9页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第10页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第12页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第13页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第14页浏览型号CY7C68013A-56LFC的Datasheet PDF文件第15页  
CY7C68013A/CY7C68014A
CY7C68015A/CY7C68016A
3.13
3.13.1
外部FIFO接口
架构
3.13.3
GPIF和FIFO时钟速率
在FX2LP从FIFO架构有八个512字节的块
在端点RAM直接作为FIFO存储器,
和由FIFO控制信号(如IFCLK控制,
SLCS # , SLRD , SLWR , SLOE , PKTEND和标志) 。
在操作中,有的八块RAM的填充或空
的女士,而其他被连接到I / O传输
逻辑。传输逻辑采取了两种形式, GPIF的内部
产生的控制信号,或从FIFO接口为
外部控制传输。
3.13.2
主/从控制信号
8051寄存器位选择两种频率为1
内部提供接口时钟: 30 MHz和48 MHz的。替代方案
原生,为5 MHz , 48 MHz的外部时钟
为IFCLK引脚可以用作接口时钟。
IFCLK可以被配置为充当输出时钟时
在GPIF和FIFO内部时钟。输出使能
在ifconfig寄存器位打开该时钟输出关闭,如果
所需。使用ifconfig寄存器中的另一个位将反转
在IFCLK信号是否内部或外部来源。
3.14
GPIF
在FX2LP端点FIFO都实现为8 physi-
美云完全不同的256x16 RAM块。 8051 / SIE可以切换
任何两个域,在USB之间的RAM块(SIE)
域和8051 I / O单元域。该切换完成
几乎在瞬间,给人基本上是零转换时间
与“USB FIFOS ”和“从FIFO中。 ”由于他们是
物理上相同的内存,没有字节实际传输
缓冲区之间。
在任何给定的时间,一些RAM块填充/排空
在SIE控制USB的数据,而其他的RAM块
可用于8051和/或I / O控制单元。拉姆
块操作为单端口中的USB域,并
双端口在8051 I / O域。该模块可
配置为单人,双人,三人或四缓冲的previ-
ously所示。
在I / O控制单元实现内部主机(M
硕士)或外部主机(S为从)接口。
在主控(M )模式下, GPIF在内部控制
FIFOADR [1..0 ]选择一个FIFO 。在RDY引脚(两个在
56引脚封装,在100引脚和128引脚封装6 )可以
用作标志的输入来自外部的FIFO或其他逻辑如果
所需。在GPIF可以从内部派生的运行
时钟或外部提供的时钟( IFCLK )的速率
数据传输速率达96兆字节/秒( 48 - MHz的带IFCLK
16位的接口)。
在从( S)模式下, FX2LP接受内部
衍生时钟或外部时钟( IFCLK ,最大。
频率48兆赫)和SLCS # , SLRD , SLWR , SLOE ,
从外部逻辑PKTEND信号。当使用外部
IFCLK ,外部时钟必须切换到之前存在
外部时钟与IFCLKSRC位。每个端点可以
分别由一个被选中的字节或字操作
内部配置位,和一个从FIFO输出使能
信号SLOE使所选宽度的数据。外部逻辑
必须保证该输出使能信号无效时
写数据到从FIFO 。从接口还可以
异步运行,其中SLRD和SLWR信号
直接作为选通脉冲,而不是一个时钟限定符的
同步模式。信号SLRD , SLWR , SLOE和
PKTEND由信号SLCS #选通。
在GPIF是一个灵活的8位或16位并行接口,由驱动
用户可编程的有限状态机。它允许
CY7C68013A / 15A执行本地总线主控,并能
实现多种协议,如ATA接口,
打印机并口,和乌托邦。
GPIF有六个可编程控制输出( CTL ) , 9
地址输出( GPIFADRx ) ,以及6个通用就绪
输入( RDY ) 。数据总线的宽度可以是8位或16位。每
GPIF向量定义的控制输出的状态,和阻止 -
地雷是什么状态的准备输入(或多个输入)必须
然后再继续。在GPIF向量可以被编程为
提前一个FIFO下一个数据值,提前一个地址,
等GPIF向量序列补单
将要执行的波形以执行所需的数据
在FX2LP与外部设备之间移动。
3.14.1
六个控制输出信号
该100-和128引脚封装带出六个控制输出
引脚( CTL0 - CTL5 ) 。 8051计划的GPIF单元来定义
该CTL波形。 56引脚封装三
这些信号CTL0 - CTL2 。 CTLX波形刃可
编程,每个时钟使过渡尽可能快地一次
(使用48 MHz的时钟为20.8 ns ) 。
3.14.2
六个准备好信号
该100-和128引脚封装带出六个准备输入
( RDY0 - RDY5 ) 。 8051计划的GPIF单元测试
RDY引脚的GPIF分支。 56引脚封装
2这些信号的, RDY0-1 。
3.14.3
九GPIF地址输出信号
九个GPIF地址线都在100〜 128引脚可用
包, GPIFADR [ 8..0 ] 。在GPIF地址线允许
通过索引最多的RAM, 512字节的块。如果有更多的
需要的地址线, I / O端口引脚可以使用。
3.14.4
长传输模式
在主控模式下, 8051相应地设置GPIF事务
计数寄存器( GPIFTCB3 , GPIFTCB2 , GPIFTCB1 ,或
GPIFTCB0 )长达2无人接送
32
交易。
GPIF会自动对数据流进行节流,以防止或下
溢出,直到要求交易的完整号码
完整的。 GPIF通过递减这些寄存器中的值
来表示该事务的当前状态。
文件编号: 38-08032牧师* K
第11页60