CY7C63413C
CY7C63513C
CY7C63613C
表5.端口3的数据
地址： 0×03
P3[7]
读/写
P3[6]
读/写
P3[5]
读/写
端口3的数据
P3[4]
读/写
P3[3]
读/写
P3[2]
读/写
P3[1]
读/写
P3[0]
读/写
表6. DAC端口数据
地址：的0x30
DAC端口数据
低电流输出
0.2毫安至1.0 mA典型
DAC[7]
读/写
DAC[6]
读/写
DAC[5]
读/写
DAC[4]
读/写
DAC[3]
读/写
DAC[2]
读/写
高电流输出
3.2毫安至16 mA典型
DAC[1]
读/写
DAC[0]
读/写
端口3有八个GPIO引脚。端口3 （8比特）可以被配置
作为输入，内部上拉电阻，开漏输出或传统
tional CMOS输出。一个开漏输出也是一个高
阻抗输入。端口3提供的高电流驱动器具有典型的
12 mA的电流吸收能力。内部上拉电阻
通常是7千欧。
注意：
应特别注意任何未使用的GPIO行使
数据位。一个未使用的GPIO数据位，无论是在芯片上的销或
一个端口位未结合在一个特定的包，切不可
被悬空，当设备进入挂起状态。如果一个
GPIO数据位悬空，所造成的漏电流
浮动位可能违反规定的暂停电流限制
通过USB规范。如果“1”被写入到未使用的数据
位和端口配置与开漏输出，
未使用的数据位将处于不确定状态。因此，如果
未使用的端口位被编程为开漏模式，就必须
写一个' 0 ' 。请注意， CY7C63613C永远
要求数据位P1 [7：4 ] ，P2 [7：0 ]，P3 [3：0 ]和DAC [7：0 ]是
写入“0” 。
在复位时，所有的，在GPIO位为默认组态
开漏输出，正极性中断所有的口粮
GPIO端口。
GPIO中断使能端口
在复位时， GPIO中断通过清除所有禁用
GPIO中断使能端口。写“ 1 ”到GPIO
中断使能位使能，对应GPIO中断
相应的输入引脚。
GPIO端口配置
每个GPIO端口可以编程为具有内部输入
上拉，开漏输出，以及传统的CMOS输出。在
此外，中断极性的每个端口可以是亲
编程。具有正极性的中断，上升沿（ “0”至
上一个输入管脚“1”）产生中断。具有负的极性，
一个下降沿（“1”到“0”）上的一个输入引脚产生中断。
如表中所示的下方，被配置为GPIO端口时
与CMOS输出，从该端口中断被禁止。该
GPIO端口配置寄存器为每个端口提供2位
编写这些功能。可能的端口配置
如图
表7.端口0中断使能
地址： 0×04
P0[7]
W
P0[6]
W
P0[5]
W
端口0中断使能
P0[4]
W
P0[3]
W
P0[2]
W
P0[1]
W
P0[0]
W
表8.端口1中断使能
地址： 0×05
P1[7]
W
P1[6]
W
P1[5]
W
端口1中断使能
P1[4]
W
P1[3]
W
P1[2]
W
P1[1]
W
P1[0]
W
表9.端口2中断使能
地址： 0×06
P2[7]
W
P2[6]
W
P2[5]
W
端口2中断使能
P2[4]
W
P2[3]
W
P2[2]
W
P2[1]
W
P2[0]
W
表10.Port 3中断使能
地址： 0×07
P3[7]
W
P3[6]
W
P3[5]
W
端口3中断使能
P3[4]
W
P3[3]
W
P3[2]
W
P3[1]
W
P3[0]
W
文件编号： 38-08027牧师* B
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
