CY7C4261
CY7C4271
16K / 32K ×9深度的FIFO同步
特点
•高速，低功耗，先入先出（ FIFO ）
回忆
• 16K × 9 （ CY7C4261 ）
• 32K × 9 （ CY7C4271 ）
• 0.5微米CMOS工艺，以获得最佳速度/功耗
•高速100 MHz工作频率（ 10 ns的读/写周期
次）
•低功耗 - 我
CC
= 35毫安
•完全异步和同步读写
手术
•空，满，半满和可编程几乎空
和几乎满状态标志
• TTL兼容
•输出使能（ OE ）引脚
•独立的读写使能引脚
•中心电源和接地引脚，可降低噪音
•支持自由运行的50％占空比的时钟输入
•宽度扩展能力
•军用温度SMD发售 - CY7C4271-15LMB
• 32引脚PLCC / LCC和32引脚TQFP
•引脚兼容的密度升级到CY7C42X1家庭
•引脚兼容的密度提升到
IDT72201/11/21/31/41/51
功能说明
该CY7C4261 / 71是高速，低功耗的FIFO
回忆时钟读写接口。所有九
位宽。该CY7C4261 / 71引脚兼容的
CY7C42X1同步FIFO的家庭。该CY7C4261 / 71
级联，以提高FIFO的宽度。可编程特性
包括几乎满/殆空标志。这些FIFO提供
对于各种各样的数据缓冲需求的解决方案，包括
高速数据采集，多处理器接口，并
通信缓冲。
这些FIFO中有9位的输入和输出端口是
由单独的时钟和使能信号来控制。输入端口
由自由振荡时钟（ WCLK ）和两个控制
写使能引脚（ WEN1 ， WEN2 / LD） 。
当WEN1为LOW和WEN2 / LD为HIGH时，数据被写入
成在WCLK信号的上升沿的FIFO中。而
WEN1 ， WEN2 / LD保持活跃，数据不断写入
在每个WCLK周期的FIFO中。输出端口被控制
通过一个自由运行的读时钟（ RCLK ）和2类似的方式
读使能引脚（ REN1 ， REN2 ） 。此外， CY7C4261 / 71
有一个输出使能引脚（OE） 。在读（ RCLK ）和Write
（ WCLK ）时钟可连接在一起的单时钟操作
或两个时钟可用于异步独立运行
读/写的应用程序。时钟频率高达100 MHz的
可以实现的。深度扩展，可以使用一个启用
输入用于系统控制，而另一个使被控制的
扩展逻辑的直接数据流。
逻辑框图
D
0
−
8
输入
注册
引脚配置
PLCC / LCC
顶视图
4 3 2 1 32 31 30
29
5
28
6
27
7
8
CY7C4261
26
9
25
CY7C4271
24
10
11
23
22
12
21
13
14 15 16 17 18 19 20
EF
FF
Q
0
Q
1
Q
2
D
2
D
3
D
4
D
5
D
6
D
7
D
8
WCLK WEN1 WEN2 / LD
旗
节目
注册
写
控制
旗
逻辑
内存
ARRAY
16K ×9
32K ×9
EF
PAE
PAF
FF
D
1
D
0
PAF
PAE
GND
REN1
RCLK
REN2
OE
RS
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
写
指针
读
指针
D
1
1
2
3
4
5
6
7
8
32 31 30 29 28 27 26 25
24
23
22
WEN1
WCLK
WEN2/LD
V
CC
Q
8
Q
7
Q
6
Q
5
RS
RESET
逻辑
D
0
PAF
PAE
三态
输出寄存器
OE
Q
0
−
8
RCLK REN1 REN2
读
控制
GND
REN1
RCLK
REN2
CY7C4261
CY7C4271
RS
21
20
19
18
17
D
2
D
3
D
4
D
5
D
6
D
7
9 10 11 12 13 14 15 16
OE
EF
FF
Q
0
Q
1
Q
2
赛普拉斯半导体公司
文件编号： 38-06015牧师* B
•
3901北一街
•
圣荷西
,
CA 95134
•
408-943-2600
修订后的2003年8月21日
Q
3
Q
4
D
8
TQFP
顶视图
Q
3
Q
4
CYPRESS [ CYPRESS SEMICONDUCTOR ]
