CY7C1338B
引脚说明
（续）
名字
CE
2
CE
3
OE
I / O
输入 -
同步
输入 -
同步
描述
芯片使能2输入，高电平有效。采样在CLK的上升沿。使用与CE联
1
和CE
3
选择/取消选择该设备。
芯片使能3输入，低电平有效。采样在CLK的上升沿。使用与CE联
1
和CE
2
选择/取消选择该设备。
输入 -
输出使能，异步输入，低电平有效。控制的I / O引脚的方向。当低，
异步的I / O引脚用作输出。当拉高高， I / O引脚三态，并作为输入
数据引脚。
输入 -
打盹输入。高电平有效的异步。高电平时，器件进入低功耗待机模式
异步其中所有的其它输入都被忽略，但在存储器阵列中的数据被保持。 ZZ留下
浮动或NC将默认设备进入活动状态。 ZZ引脚具有内部上拉下来。
-
模式输入。选择设备的脉冲串顺序。接高电平选择交错突发秩序。
拉至低电平选择线性突发顺序。当悬空， NC ，默认为交错爆裂
顺序。模式引脚有一个内部上拉电阻。
双向数据I / O线。作为输入，它们馈入由所述触发芯片上的数据寄存器
上升CLK的边缘。作为输出，它们提供包含在由所指定的存储器位置的数据
A
[16:0]
在读周期的前一个时钟的上升。引脚方向由OE控制
在与内部控制逻辑结合。当OE是低电平时，引脚用作输出。
当HIGH ， DQ
[31:0]
和DP
[3:0]
被放置在一个三态条件。输出是自动
三态检测写周期时。
电源输入到该装置的核心。应连接到3.3V电源。
地面设备的I / O电路。应连接到该系统的地面。
地面的装置。应连接到该系统的地面。
电源为I / O电路。应连接到3.3V电源。
未连接。
不要用针。悬空或连接到低电平。
单一的读访问
一个单一的读访问开始时，在下列条件
是满足于时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都是AS-
牢固插入活性，和（2）的ADSP或ADSC被置低（如果
访问由ADSC开始，写输入必须deassert-
在这第一个周期ED） 。呈现给AD-地址
裙输入锁存到地址寄存器和脉冲串
计数器/控制逻辑和提供给存储器核心。如果
OE输入为低电平时，所请求的数据将可用
在数据的最大输出到吨
CDV
后时钟的上升。 ADSP
如果CE被忽略
1
为高。
单写访问发起的ADSP
当满足以下条件，卫星 - 该访问被启动
isfied在时钟的上升： （ 1 ） CE
1
，CE
2
和CE
3
都断言
活跃， （ 2 ） ADSP被置为低电平。地址预
sented被加载到地址寄存器和脉冲串
计数器/控制逻辑和递送到RAM核心。写
输入（ GW ， BWE和BW
[3:0]
）在这个被忽略第一
时钟周期。如果写输入被置为有效（见写
周期说明表中的相应规定，指示
在下一个时钟上升写） ，相应的数据将
锁存，并写入到器件中。字节写操作是不允许的。
在字节写入， BW
0
控制DQ
[7:0]
， BW
1
控制
DQ
[15:8]
， BW
2
控制DQ
[23:16]
和BW
3
控制DQ
[31:24]
.
所有I / O都在一个字节写三态。由于这是一个
常见的I / O设备，异步OE输入信号必须
被撤消，并在I / O的必须是三态之前
演示数据DQ的
[31:0]
。为安全起见，该
第18页4
ZZ
模式
DQ
[31:0]
I / O-
同步
V
DD
V
SS
V
SSQ
V
DDQ
NC
DNU
电源
地
地
I / O电源
供应
-
-
功能概述
所有同步输入通过输入寄存器控制
通过在时钟的上升沿。从最大访问延迟
在时钟的上升（T
CDV
）为7.5纳秒（ 117 - MHz器件） 。
该CY7C1338B支持二级缓存在系统utiliz-
荷兰国际集团线性或交错突发序列。该间
阔叶爆为了支持Pentium和i486的处理器。该
线性脉冲串序列适合于采用一个处理器
线性突发序列。突发顺序是用户可选择的，并且
由采样MODE输入来确定。访问即可
无论使用哪种处理器地址选通（ ADSP ）或启动
控制器地址选通（ ADSC ） 。地址进展
通过脉冲串序列由ADV输入控制。一
2位片上环绕突发计数器捕捉到的第AD-
身穿突发序列，并自动递增
解决了的突发访问的其余部分。
字节写操作均合格的字节写使能
（ BWE ）和字节写选择（ BW
[3:0]
）输入。全局写
启用（ GW ）将覆盖所有写字节输入和写入数据
所有四个字节。所有的写操作都简化片上同步的
理性的自定时写电路。
三个同步片选（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。如果CE ADSP被忽略
1
为高。
文件编号： 38-05143牧师**
CYPRESS [ CYPRESS SEMICONDUCTOR ]
