CY7C1041D
4兆位（ 256K ×16 ）静态RAM
特点
•与CY7C1041B引脚和功能兼容
•高速
— t
AA
= 10纳秒
•低有功功率
— I
CC
= 90毫安， 10纳秒（工业）
• CMOS低待机功耗
— I
SB2
= 10毫安
• 2.0 V数据保留
•自动断电时取消
• TTL兼容的输入和输出
•易于内存扩展CE和OE特点
•提供无铅44引脚（ 400 mil）的模压SOJ和
44引脚TSOP II封装
功能说明
[1]
该CY7C1041D是一个高性能的CMOS静态RAM
16位组织为256K字。写器件是
通过采取芯片使能（ CE）和写使能完成
（ WE）输入低电平。如果低字节使能（ BLE ）为低电平，则数据
从I / O引脚（ I / O
0
通过I / O
7
） ，被写入的位置
在地址引脚指定的（A
0
至A
17
） 。如果字节高
使能（ BHE ）为低，然后从I / O引脚（数据I / O
8
通过
I / O
15
）被写入的地址引脚指定的位置
(A
0
至A
17
).
从设备读通过取芯片完成
使能（ CE）和输出使能（ OE ）为低，同时迫使
写使能（ WE） HIGH 。如果低字节使能（ BLE ）低，
然后从存储的位置数据由地址指定
引脚将出现在I / O
0
到I / O
7
。如果高字节使能（ BHE ）是
低，再从内存中的数据将出现在I / O
8
到I / O
15
。看
本数据手册的后面一个完整的真值表
读写模式的描述。
的输入/输出管脚（ I / O的
0
通过I / O
15
）被放置在一个
高阻抗设备时，取消选择状态（ CE
HIGH ）时，输出被禁用（ OE为高电平）时， BHE和BLE
禁用（ BHE ， BLE HIGH） ，或写操作（ CE过程
低电平和WE为低电平） 。
该CY7C1041D可在一个标准的44针
400密耳宽体宽SOJ和44引脚TSOP II封装
与中心的供电和接地（革命）的引脚。
逻辑框图
销刀豆网络gurations
SOJ / TSOPII
顶视图
输入缓冲器
A
0
A
1
A
2
A
3
A
4
A
5
A
6
A
7
A
8
I / O
0
-I / O
7
I / O
8
-I / O
15
256K ×16
COLUMN
解码器
BHE
WE
CE
OE
BLE
A
0
A
1
A
2
A
3
A
4
CE
I / O
0
I / O
1
I / O
2
I / O
3
V
CC
V
SS
I / O
4
I / O
5
I / O
6
I / O
7
WE
A
5
A
6
A
7
A
8
A
9
1
2
3
4
5
6
7
8
9
10
11
12
13
14
15
16
17
18
19
20
21
22
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
29
28
27
26
25
24
23
A
17
A
16
A
15
OE
BHE
BLE
I / O
15
I / O
14
I / O
13
I / O
12
V
SS
V
CC
I / O
11
I / O
10
I / O
9
I / O
8
NC
A
14
A
13
A
12
A
11
A
10
行解码器
注意：
1.对于SRAM的系统设计指南，请参阅“系统设计指南”赛普拉斯应用笔记，在互联网上提供的www.cypress.com 。
A
9
A
10
A
11
A
12
A
13
A
14
A
15
A
16
A
17
检测放大器
赛普拉斯半导体公司
文件编号： 38-05472牧师* C
•
198冠军苑
•
圣荷西
,
CA 95134-1709
•
408-943-2600
修订后的2006年3月31日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
