CY7B923
CY7B933
表。如果SC / D为低电平时，输入的数据所使用的数据转换
码表。如果一个字节时间的推移与输入功能，则恩
编码器将输出一个特殊字符K28.5逗号（或同步）的
将保持链路同步。 SVS输入力的数据发送
规定违反符号传送给允许用户检查错误
处理系统中的逻辑控制器或专有应用。
该编码器的8B / 10B编码函数可以被旁路
对于包括外部编码器或加扰系统功能
灰作为控制器的一部分。该旁路通过设置控制
廷模式选择引脚为高电平。当在旁路模式下，D
A〜J
（请注意，比特顺序在光纤通道8B / 10B码指定）
成为10输入到移位寄存器，以D
a
作为第一个位为
移出。
移
该移位器接收的并行数据从编码器一次每
使用字节的时间和移动它的串行接口的输出缓冲器
锁相环（PLL）倍频位时钟运行在十（10 ）倍的字节
时钟速率。定时的并行传输是通过控制
计数器包含在时钟发生器，并且不会受
在输入引脚的信号电平或定时。
OUTA ， OUTB ， OUTC
串行接口的PECL输出缓冲器（ ECL100K引用
到+ 5V ）是驱动程序的串行媒体。他们是全部内
连接至所述移位器和包含相同的串行数据。两
输出对（ OUTA ±和OUTB ± ）是可控的
FOTO输入，并可以由系统控制器来强制禁用
逻辑零（即“点火”）的输出。第三输出对
（ OUTC ±）不受FOTO和将提供一个连续的数据
流适合于该子系统的环回测试。
OUTA ±和OUTB ±将向内FOTO输入变化作出反应
数位时代。然而，由于FOTO不与同步
发送器的数据流，该输出将被强制关断或导通
在任意点，在数据的发送。此功能的目的是
增加外部激光安全控制器和用于帮助Receiv-
呃PLL测试。
在线材为基础的系统，输出的控制可能不会再
quired ，并FOTO可以绑低。三个输出
旨在通过OF-添加系统和架构的灵活性
与独立的接口fering相同的串行比特流
冗余连接或多个目的地。不需要
输出可以连接到VCC禁用和断电的非
使用的输出电路。
时钟发生器
时钟发生器是一个嵌入式锁相环（PLL）的
这需要一个字节速率参考时钟（ CKW ）和相乘
由10 （10），以创建一个位速率的时钟，用于驱动所述串行移位。
的字节速率参考来自CKW ，上升沿
该钟表的数据到输入寄存器。这个时钟必须是一个
具有之间的频率晶体参考脉冲流
为反式的HOTLink指定的最小和最大
米特/接收器对。通过此块控制信号形成
位时钟和控制内部数据传输的定时信号
输入寄存器和移位的FERS 。
读出脉冲（RP） ，从所使用的反馈计数器衍生
PLL倍频。它是用适当的一个字节速率的脉冲流
相位和脉冲宽度，以允许从一个asynchro-传送数据的
理性FIFO。脉冲宽度是独立CKW占空比，由于
适当的相位和占空比由PLL保持。在RP
脉冲流将确保asynchro-之间正确的数据传输
理性FIFO和发送器输入锁存器，无需外部逻辑。
测试逻辑
测试逻辑包括初始化和控制的内置
自测试（ BIST ）发生器，复用器测试模式时钟
分配和控制逻辑来适当地选择数据式编码
ING 。测试逻辑中有更详细的讨论CY7B923
HOTLink发送操作模式说明。
CY7B933 HOTLink接收框图
描述
串行数据输入
两对差分线路接收机是输入的
串行数据流。 INA ±或± INB可以用A / B选择
输入。 INA ±选择与A / B高和INB ±选择与A / B
低。 A / B的阈值与ECL 100K信号兼容
从PECL光纤接口模块。 TTL逻辑元件可以是
用于通过添加一个电阻上拉至选择A或B输入
TTL驱动器连接到A / B 。 INA ±的差分阈值和
INB ±容纳导线互连与过滤损失或
传输线衰减20 dB以上（V
DIF
> 50毫伏）或
可以直接连接到光纤接口模块（任何电致化学发光
逻辑系列，不仅限于ECL 100K ） 。共模公差
将容纳多种信号端接电压。该
最HIGH的输入可以容忍为V
IN
= V
CC
和低
美国东部时间低输入，可正确地解释为V
IN
= GND + 2.0V 。
PECL ， TTL转换器
政府间谈判机构（ INB + ）输入和SI （ INB- ）输入的功能
由上所述SO输出管脚的连接来定义。如果
PECL / TTL转换功能不是必需的，在SO输出是
有线连接到VCC。传感器电路将检测到这种连接，
使输入变得INB ± （差分线路接收机seri-
人数据输入）。如果PECL / TTL转换功能是必需的，在
SO输出端连接到它的正常的TTL负载（通常是一个或多个
TTL输入，但没有上拉电阻）和INB +输入变得INB
（单端ECL 100K ，串行数据输入）和INB-输入BE-
来自SI （单端， ECL 100K状态输入） 。
这种积极的参考PECL至TTL转换器提供给
消除一个PECL光纤接口之间的外部逻辑
模块“载波检测”输出与TTL输入的控制
逻辑。输入阈值是100K ECL电平兼容
（+ 5V参考） 。它也可以被用来作为所述线路状况的部分
电线连接的系统指示逻辑。
时钟同步
时钟同步功能是通过一个执行的EM
层状的锁相环（PLL），用于跟踪的频率
输入比特流并对齐其内部位的相位
速率时钟与串行数据的转换。该模块包含
逻辑以将数据从移位器传送到译码寄存器
一旦每一个字节。控制这种转移柜台已以启动
由成帧器逻辑tialized 。 CKR是一个缓冲输出得到的
从用于控制所述译码寄存器中的位计数器和
输出寄存器传输。
时钟输出逻辑被设计成使得重定结构的原因，当
计数器序列被打断，所述周期和脉冲
宽度九龙干线的决不会少于正常。重新定义可
伸CKR的周期高达90 ％ ，并且任一CKR脉冲
宽高或脉冲宽度低可被拉伸，这取决于
时的重构发生。
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
