CY2292
销刀豆网络gurations
CLKC
VDD
GND
XTALIN
XTALOUT
XBUF
CLKD
CPUCLK
CY2292
16引脚SOIC
1
2
3
4
5
6
7
8
16
15
14
13
12
11
10
9
SHUTDOWN / OE
S2/SUSPEND
VDD
S1
S0
GND
CLKA
CLKB
销摘要
名字
CLKC
V
DD
GND
XTALIN
[1]
XTALOUT
[1, 2]
XBUF
CLKD
CPUCLK
CLKB
CLKA
S0
S1
S2/SUSPEND
SHUTDOWN / OE
引脚数
CY2292
1
2, 14
3, 11
4
5
6
7
8
9
10
12
13
15
16
可配置的时钟输出C.
电源电压。
地面上。
参考晶振输入或外部参考时钟输入。
参考晶体反馈。
缓冲的参考时钟输出。
可配置的时钟输出D.
CPU频率时钟输出。
可配置的时钟输出B.
可配置的时钟输出A.
CPU时钟选择输入，位0 。
CPU时钟选择输入，位1 。
CPU时钟选择输入，位2 （可选）使挂起功能时低。
[3]
放置在输出三态
[4]
条件和关闭芯片时低。或者，只
放置在输出三态
[4]
条件和不低时关闭芯片。
这种晶体。或者，外部参考时钟
可以使用1兆赫和30兆赫之间的频率。
描述
手术
该CY2292是时钟发生器的第三代家族。
该CY2292与行业标准的向上兼容
ICD2023和ICD2028 ，并继续他们的传统
提供了可定制的特征高的水平，以适应
现代的主板不同的时钟产生需求，
其他的同步系统。
所有部件提供了一个高度可配置的时钟设定为PC的
主板的应用程序。四个可配置的时钟
输出（ CLKA - CLKD ）可以分配1的30个频率中
的任何组合。配置为相同的多个输出或
相关
[3]
频率将具有低（
≤
500的ps ）的偏斜，效果
对于重仓的信号提供片上缓冲。
该CY2292可配置为5V或3.3V工作电压。
内部ROM表使用EPROM技术，使全
定制的输出频率。基准振荡器
已被设计为10兆赫到25兆赫的晶体，从而提供
额外的灵活性。无需外部元件需要用
输出CON组fi guration
该CY2292具有片内四个独立的频率源。
这些是参考振荡器，以及三个锁相环
回路（ PLL）的。每个PLL有一个特定的功能。系统
锁相环（ SPLL ）提供了config-固定输出频率
urable输出。该软件锁相环提供最输出频率
分频选项。在CPU的PLL （ CPLL ）由控制
选择输入（ S0 -S2 ），以提供8用户可选择
频率与频率之间平滑的回转。该
实用PLL （ UPLL ）提供了最精确的时钟。它往往是
用于未提供的其它杂频率
频率源。
所有配置EPROM编程，提供短
样品和生产提前期。请参考应用程序
离子注
了解CY2291 ， CY2292 ， CY2295和
有关配置的一部分信息。
注意事项：
1.为了达到最佳的精度，使用并行谐振晶体，C
负载
≈
17 pF或者18 pF的。
2.浮法XTALOUT销如果XTALIN由基准时钟驱动（相对于结晶） 。
3.请参考应用笔记“了解CY2291 ， CY2292和CY2295 ”的详细信息。
4. CY2292对所有输出弱下拉电阻。因此，当三态状态被强制在输出端，输出引脚被拉低。
文件编号： 38-07449牧师* C
第11 2
CYPRESS [ CYPRESS SEMICONDUCTOR ]
