CY22381
引脚配置
图1. CY22381- 8引脚SOIC
CLKC
GND
XTALIN
XTALOUT
1
2
3
4
8
7
6
5
FS /
暂停
/ OE /
关闭
V
DD
CLKA
CLKB
引脚德网络nitions
名字
CLKC
GND
XTALIN
XTALOUT
CLKB
CLKA
V
DD
FS /暂停/
OE /关机
引脚数
1
2
3
4
5
6
7
8
描述
可配置的时钟输出C
地
参考晶振输入或外部参考时钟输入
参考晶体反馈（浮动，如果XTALIN是由外部参考时钟驱动）
可配置的时钟输出B
可配置的时钟输出
电源
通用输入。可变频调速，挂起模式控制，输出
启用或全片关机。
CLKA 。任何分隔变化的切换FS输入结果
保证是无故障。
通用输入可以同时控制
挂起功能，在关闭了一组PLL和输出
在编程过程中确定的。
当设定为输出使能（ OE ）输入力
所有的输出被放置在一个三态状态时为低电平。
当设定为关闭时，输入力的完整芯片
关断模式下低的时候。
手术
该CY22381是升级现有CY2081 。新
设备具有更宽的频率范围内，具有更大的灵活性，改进的
性能，并集成了许多功能，可以降低PLL
敏感性外部系统的问题。
该装置具有三个锁相环，使每个输出在操作
一个独立的频率。这三个锁相环是完全
可编程的。
配置PLL
PLL1产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL1的输出被送到
在交叉点开关。 PLL1的频率可以任选
通过使用外部CMOS通用的输入而改变。
请参阅“通用输入”下面的部分更
细节。
PLL2产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL2的输出被送到
在交叉点开关。
PLL3产生一个频率等于所述参考
通过一个11位由一个8位的除法器（Q）除以和乘以
分频器的PLL电路的反馈环路（P）的。 PLL3的输出被送到
到交叉点开关。
晶振输入
输入晶体振荡器是本装置的一个重要特征
由于其灵活性和性能特点。
振荡器的反相器具有可编程驱动强度。这
允许与来自不同晶体的最大兼容性
厂家，工艺，表演，和素质。
输入负载电容被放置在模头，以减少外部
元件成本。这些电容是真正的平行板
电容超线性性能。这些被选择
降低时发生的非线性负载的频移
带负载，偏置电流，供电和温度电容交互
变化。非线性（ FET栅极）晶体负载电容不得
用于MPEG中， POTS拨号音，通信，或其它
那些对绝对频率敏感的应用
需求
的负载电容值是通过在一个6位决定
可编程寄存器。负载电容可以用一个设置
0.375pF的为6.0pF到30pF的共晶体负载范围内的分辨率。
对于驱动时钟输入的输入负载电容可
完全绕过。这使得时钟芯片接受
驱动频率输入高达166兆赫。如果应用程序需要
一个驱动的输入，然后XTALOUT必须悬空。
通用输入
该CY22381设有输出控制引脚（引脚8） ，可以是
编程，以控制四个特征之一。
当编程为一个频率选择（ FS ） ，输入可以
2任意编程的频率设置之间进行选择。
频率选择可以改变如下;频率
PLL1 ， CLKB的输出分频，并输出分频的
文件编号： 38-07012牧师* E
第2 9
CYPRESS [ CYPRESS SEMICONDUCTOR ]
