C9531
引脚说明
[3]
针
[2]
3
4
1
14*
24, 23, 22, 19, 18
8
XIN
XOUT
REF
OE
CLK （0： 4）
GOOD ＃
名字
PWR
[4]
VDDA
VDDA
VDD
VDD
VDDP
VDD
I / O
I
O
O
I
O
O
描述
水晶缓冲输入引脚。
连接晶振或外部时钟
源。作为输入时钟TCLK ，在测试模式。
水晶缓冲输出引脚。
只连接到一个结晶。当灿
振荡器使用或测试模式下，该引脚保持悬空。
信号的缓冲输出反相施加鑫，通常
33.33或25.0兆赫。
输出使能时钟银行。
使CLK （ 0 ： 4 ）的输出时钟
当被驱动到逻辑低电平是在一个三态条件。
五XINx1 ， XINx2 ， XINx3和XINx4输出时钟的银行。
当其输出信号是逻辑低电平，则表示该
产量
隔堤的时钟锁定到输入参考时钟。
这
输出锁存。
时钟银行选择位。
这些控制时钟频率会
存在于缓冲液的隔堤的输出。见表页
一个是频率编码和选择值。
常见的3.3V电源引脚为所有PCI时钟CLK （ 0 ： 4 ） 。
SMBus的地址选择输入引脚。
SEE
表3
第3页。
扩频时钟发生器。
使扩频时钟
调制处于逻辑低电平时，看到扩频时钟
第6页。
数据的内部SMBus的电路。
SEE
表3
第3页。
时钟为内部SMBus的电路。
SEE
表3
第3页。
电源内部模拟电路。
此供应应该有一个
单独分离电流源VDD 。
电源内部的核心逻辑。
接地引脚的器件。
6*, 7*
S(0,1)
VDD
I
20, 25
10*, 11*, 12*
15*
VDDP
IA （0： 2）
SSCG ＃
VDD
VDD
PWR
I
I
28
27
13, 17
2
5, 9, 16, 21, 26
SDATA
SCLK
VDDA
VDD
VSS
VDD
VDD
I / O
I
I
PWR
PWR
注意事项：
带*号结尾2.引脚编号表示它们包含设备内部上拉电阻，这将确保它们被检测为逻辑1 ，如果没有外部电路是
连接到它们。
3.旁路电容（ 0.1μF ）应放置在尽可能靠近每个V
DD
引脚。如果这些旁路电容不能靠近引脚的高频
滤波特性将被跟踪的引线电感被取消。
4. PWR =电源连接， I =输入， O =输出和I / O =引脚（S ）的输入和输出功能。
串行数据接口
以提高的时钟合成器的灵活性和功能，
提供了一种双信号的串行接口。通过串口
数据接口，各种设备的功能，如个人
时钟输出缓冲器，可以单独启用或禁用。
与串行数据接口相关的寄存器
初始化为它们的默认设置上电时，并且因此
使用此接口是可选的。时钟器件的寄存器变化
在系统初始化时，通常制成，如果有的话是
所需。
数据协议
时钟驱动器的串行协议接受块写操作
系统蒸发散从控制器。该字节必须访问
按顺序从最低到最高字节（最显著
位在前）有能力停止后的任何完整的字节有
被转移。在C9531并不支持块读
功能。
块写入协议中概述
表2中。
地址
列于
表3中。
文件编号： 38-07034牧师* D
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CYPRESS [ CYPRESS SEMICONDUCTOR ]
