传真号： 6139
CY7C374i
UltraLogic ™ 128个宏单元CPLD的Flash
特点
•
•
•
•
128个宏单元的8个逻辑块
64个I / O引脚
5专用的输入，包括4个时钟引脚
在系统内可编程（ ISR ™ ） Flash技术
- JTAG接口
•所有I / O和专用输入总线保持功能
•没有隐藏延误
•高速
— f
最大
= 125 MHz的
— t
PD
= 10纳秒
— t
S
= 5.5纳秒
•
•
•
•
— t
CO
= 6.5纳秒
完全符合PCI标准
3.3V或5.0V的I / O操作
可提供84引脚PLCC ， 84引脚CLCC和100引脚
TQFP封装
引脚与CY7C373i兼容
功能说明
该CY7C374i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i ™系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C374i是DE-
签名带来的易用性以及PCI本地总线光谱
ification支持和22V10的高性能
高密度的CPLD。
像所有的UltraLogic ™ ˚F
LASH
370i器件， CY7C374i
电可擦除和系统内可编程（ ISR ） ，
从而简化了设计和制造流程，从而
降低了成本。赛普拉斯ISR功能的实现
通过JTAG串行接口。数据移入和移出
通过SDI和SDO引脚。在ISR接口已启用
使用的编程电压引脚（ISR
EN
） 。此外，须─
歼优越的布通率的原因
LASH
370i的设备， ISR
通常允许用户更改现有的逻辑设计，同时Si-所示
multaneously固定的引脚分配。
在128个宏单元的CY7C374i之间有分歧
8个逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
时钟
输入输入
1
输入
MACROCELL
4
I / O
0
-I / O
7
8个I / O的
逻辑
块
36
16
36
16
36
16
36
16
PIM
4
输入/ CLOCK
宏单元
4
36
16
36
16
36
16
36
16
逻辑
块
8个I / O的
I / O
56
-I / O
63
逻辑框图
A
8个I / O的
逻辑
块
H
逻辑
块
8个I / O的
I / O
8
-I / O
15
B
8个I / O的
逻辑
块
G
逻辑
块
8个I / O的
I / O
48
-I / O
55
I / O
16
-I / O
23
C
8个I / O的
逻辑
块
F
逻辑
块
8个I / O的
I / O
40
-I / O
47
I / O
24
-I / O
31
D
32
E
32
I / O
32
-I / O
39
7C374i-1
选购指南
7C374i–125
最大传播延迟
[1]
, t
PD
（纳秒）
最小的建立，T
S
（纳秒）
最大时钟到输出
[1]
, t
CO
（纳秒）
典型电源电流，我
CC
（MA ）
10
5.5
6.5
125
7C374i–100
12
6
7
125
7C374i–83
15
8
8
125
7C374i–66
20
10
10
125
7C374iL–66
20
10
10
75
注意：
1. 3.3V的I / O模式时序加法器，T
3.3IO
，必须被添加到本说明书中当V
CCIO
= 3.3V.
赛普拉斯半导体公司
•
3901北一街
•
圣荷西
• CA 95134 •
408-943-2600
1995年10月 - 修订1997年12月19日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
