CY7C372i
功能说明
在F的所有成员一样
LASH
370i系列， CY7C372i有丰富
在I / O资源。在设备功能，每两个宏
相关的I / O引脚，导致32个I / O引脚上的
CY7C372i 。此外，有三个专用输入和
两个输入/时钟引脚。
最后， CY7C372i拥有一个非常简单的时序模型。
不像其他的高密度的CPLD架构中，没有
隐藏的速度延迟，如扇出效果，互连
延迟，或膨胀的延迟。不管有多少
资源的使用。或应用程序的类型，定时参
在CY7C372i ETERS保持相同。
逻辑块
逻辑块的数目区分的成员
F
LASH
370i系列。该CY7C372i包括四个逻辑块。
每个逻辑块构成一个乘积项阵列，一
乘积项分配器和16个宏单元。
产品期限阵列
的F的乘积项阵列
LASH
370i逻辑块包括
来自PIM 36输入和输出的86个乘积项的
乘积项分配器。从PIM 36输入是
可在正的和负的极性，使得
整个数组的大小72× 86这大阵中的每个逻辑块
考虑到非常复杂的功能将在一个实施
通过该设备一次。
产品期限分配器
该产品期限分配器是一个动态的，可配置的资源
该产品转移条款，要求他们宏蜂窝。任何
产品方面介于0和16号包可
分配给任何的逻辑块宏单元（这被称为
产品长期转向） 。此外，乘积项可
多个宏单元之间共享。这意味着产物
方面是共同的一个以上的输出方案需要
mented在单个产品中的术语。产品长期转向
乘积项的共享有利于增加有效密度
这架F
LASH
370可编程逻辑器件。需要注意的是乘积项分配
通过软件处理，而且是对用户不可见。
I / O宏单元
在CY7C372i宏蜂窝的一半有单独的I / O引脚
与它们相关联。换句话说，每个I / O引脚共享
两个宏单元。输入到宏小区是的总和
从产物中术语的乘积项为0至16
分配器。宏蜂窝包括可以是一个寄存器
可选旁路。它还具有极性控制和两个全球
时钟触发寄存器。在I / O宏单元还具有
一个独立的反馈路径， PIM ，这样的寄存器
如果I / O引脚被用作输入被埋没。
埋宏单元
掩埋宏蜂窝非常类似于在I / O宏单元。
再次，它包括可被配置为combi-寄存器
natorial ，作为一个D触发器，一个T触发器或锁存器。对于时钟
这个寄存器具有相同的选项，所述的用于I / O的
宏单元。在该填埋宏蜂窝一个区别是
除了输入寄存器能力。用户可以编程
埋宏蜂窝作为一个输入寄存器（ D型或锁存器）
其输入来自与邻近区域相关联的I / O引脚
无聊的宏单元。所有埋宏单元的输出被送到
直接对PIM不管其结构。
可编程互连矩阵
可编程互连矩阵（PIM）连接
四个逻辑块上的CY7C372i到输入端和各
等。所有的投入（包括反馈）通过PIM旅行。
目前发生的信号遍历速度不罚
PIM 。
程序设计
对于ISR编程的概述，请参阅在F
LASH
370i
系列数据手册和ISR电缆和软件规格
程序，请参考ISR数据表。供的详细描述
ISR能力，指的是赛普拉斯应用笔记， “一
介绍了在系统重新编程为F
LASH
370i.”
PCI法规遵从
这架F
LASH
370i系列CMOS CPLD产品完全符合
由PCI特别公布的PCI本地总线规范
兴趣小组。的简单的和可预测的时序模型
F
LASH
370i确保符合PCI规格的交流
独立设计的。另一方面，在CPLD与
没有简单的和可预测的时序， PCI FPGA架构
遵守依赖于路由和乘积项distri-
bution 。
3.3V或5.0V的I / O操作
这架F
LASH
370i家族可以被配置在这两个操作
3.3V和5.0V系统。所有器件都具有两套V的
CC
引脚：
一组，V
CCINT
，用于内部操作和输入缓冲器，并
另一组，V
CCIO
，对于I / O输出驱动器。 V
CCINT
引脚必须
总是被连接到一个5.0V电源。然而，该
V
CCIO
引脚可以连接到3.3V或5.0V电源
供给，根据输出要求。当V
CCIO
销被连接到5.0V源时，I / O电压电平是
与5.0V系统兼容。当V
CCIO
引脚
连接到3.3V电源，输入电压电平是
与两个5.0V和3.3V系统兼容，而输出
电压电平为3.3V系统兼容。将有
操作时，所有输出缓冲区的附加时延
在3.3V的I / O模式。我3.3V的更大的灵活性/ O能力
可在商用和工业温度范围。
所有的I / O和专用输入总线保持功能
除了ISR能力，一项新功能称为总线保持有
被添加到所有的F
LASH
370i的I / O和专用输入引脚。
总线保持，这是流行的内部的改进版本
上拉电阻，是一种弱锁存器连接到不销
不影响设备的性能。作为一个锁存器，总线保持
回忆的插头的最后一个状态时，它处于三态，从而
降低总线接口的应用系统噪声。总线保持
还允许使用的器件引脚保持悬空
在黑板上，这为原型设计过程中是非常有用的
设计师可以路由的新信号，该设备无需切割
跟踪连接到V
CC
或GND 。
设计工具
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第13 3
文件编号： 38-03033修订版**
CYPRESS [ CYPRESS SEMICONDUCTOR ]
