CY7C372i
UltraLogic ™ 64宏单元CPLD的Flash
特点
• 64个宏单元的四个逻辑块
• 32个I / O引脚
•五个专用的输入接口，包括两个时钟引脚
•在系统内可编程（ ISR ™ ） Flash技术
- JTAG接口
•所有I / O和专用输入总线保持功能
•没有隐藏延误
•高速
— f
最大
= 125 MHz的
— t
PD
= 10纳秒
— t
S
= 5.5纳秒
— t
CO
= 6.5纳秒
•完全符合PCI标准
• 3.3V或5.0V的I / O操作
•提供44引脚PLCC ， TQFP和CLCC封装
•与CY7C371i引脚兼容
功能说明
该CY7C372i是一个在系统内可编程的情结
可编程逻辑器件（CPLD ），并且部分
F
LASH
370i ™系列高密度，高速的CPLD。喜欢
在F所有成员
LASH
370i系列， CY7C372i是
设计带来的易用性和高性能
22V10 ，以及PCI本地总线规范的支持，
高密度的CPLD。
像所有的UltraLogic ™ ˚F
LASH
370i器件， CY7C372i
是电可擦和ISR ，从而简化了设计
制造流动，从而降低了成本。该
赛普拉斯ISR功能是通过JTAG串行执行
界面。数据移入和移出通过SDI和SDO
销。中断服务程序接口使用的编程启用
电压引脚（ ISR
EN
） 。另外，由于优良的
在F的路由能力
LASH
370i的设备， ISR通常允许用户
改变现有的逻辑设计，同时固定
引出线分配。
64宏单元的CY7C372i是四者之间划分
逻辑块。每个逻辑块包含16个宏单元，一
72× 86乘积项阵列，以及一个智能乘积项
分配器。
逻辑块的F
LASH
370i架构连接
有一个非常快速和可预测的路由资源的
可编程互连矩阵（PIM） 。在PIM带来
灵活性，可路由性，速度和均匀的延迟的互
连接。
逻辑框图
输入
时钟
输入
2
输入/ CLOCK
宏单元
2
逻辑
块
D
8个I / O的
I / O
24
-I / O
31
3
输入
宏单元
2
8个I / O的
I / O
0
-I / O
7
逻辑
块
A
36
16
PIM
36
16
8个I / O的
I / O
8
-I / O
15
逻辑
块
B
36
16
36
16
逻辑
块
C
8个I / O的
I / O
16
-I / O
23
16
16
赛普拉斯半导体公司
文件编号： 38-03033修订版**
•
3901北一街
•
圣荷西
,
CA 95134
•
408-943-2600
修订后的2004年4月16日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
