CY7C1351
128Kx36流通型SRAM与NOBL ™架构
特点
•
引脚兼容和功能等效ZBT ™ DE-
恶习IDT71V547 ， MT55L128L36F和MCM63Z737
•支持66 - MHz的零等待状态的总线操作
- 数据传送在每个时钟
•内部自定时输出缓冲控制，以消除
需要使用参考
•注册的投入流通型操作
•字节写能力
• 128K ×36个通用I / O架构
•单3.3V电源
•快速时钟到输出时间
- 11.0纳秒（ 66 - MHz器件）
- 12.0纳秒（ 50 - MHz器件）
•
•
•
•
•
- 14.0纳秒（ 40 - MHz器件）
时钟使能（ CEN ）引脚停业
同步自定时写
异步输出使能
JEDEC标准的100 TQFP封装
连拍能力直线或交错突发订单
低待机功耗
功能说明
该CY7C1351是3.3V ， 128K 36同步
流过突发SRAM专为支持
没有真正的无限制背到背读/写操作
插入等待状态。该CY7C1351配备的
先进的无总线延迟™ （ NOBL ™），恩所需的逻辑
数据传输是可以连续读/写操作
ferred在每个时钟周期。该功能极大地提高了
数据吞吐量通过SRAM中，特别是在系
需要频繁写入/读取转换TEMS 。该
CY7C1351引脚/功能兼容ZBT SRAM的
IDT71V547 ， MT55L128L36F和MCM63Z737 。
所有同步输入通过输入寄存器控制
由clock.The时钟输入的上升沿是由合格
时钟使能（ CEN ）的信号，当其拉高可持
不会挂起操作和扩展了先前的时钟周期。马克西 -
从时钟的上升妈妈接入时延为11.0纳秒（ 66 MHz的
装置） 。
写操作是由四个字节写选择控制
（ BWS
[3:0]
）和写使能（ WE）输入。所有的写操作CON-
管道具有片上同步自定时写电路。
三个同步芯片启用（ CE
1
，CE
2
，CE
3
）和一个
异步输出使能（OE ）为方便银行SE-
经文和输出三态控制。为了避免总线
争时，输出驱动器同步三态
在写过程的数据部分。
逻辑框图
CLK
D
数据在REG 。
CE Q
36
17
控制
和WRITE
逻辑
17
128KX36
内存
ARRAY
36
DQ
[31:0]
DP
[3:0]
36
ADV / LD
A
[16:0]
CEN
CE
1
CE
2
CE
3
WE
D [ 3：0]
模式
OE
.
选购指南
7C1351-66
最大访问时间（纳秒）
最大工作电流（mA ）
最大的CMOS待机电流（mA ）
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NOBL和无总线延迟是赛普拉斯半导体公司的商标。
ZBT是集成设备技术的一个注册商标。
赛普拉斯半导体公司
•
3901北一街
•
圣荷西
•
CA 95134
•
408-943-2600
1999年8月9日
CYPRESS [ CYPRESS SEMICONDUCTOR ]
