CY7C1359A/GVT71256T18
引脚说明
（续）
BGA引脚
6P
7P ， 6N ， 6L ， 7K ，
6H ， 7G ， 6F ， 7E ，
6D ，1D， 2E ，2G，
1H， 2K， 1L ，2M，
1N ， 2P
5U
2U
3U
4U
4C ， 2J ， 4J ， 6J ， 4R
3D ，5D， 3E ，5E，
3F ， 5F ， 5G ， 3H ，
5H ， 3K ， 5K ， 3L ，
3M ，5M， 3N ， 5N，
3P, 5P
1A ，7A ， 1F ， 7F ， 1J ，
7J ， 1M ， 7M ， 1U ，
7U
引脚TQFP
51
58, 59, 62, 63, 68,
69, 72, 73, 74, 8,
9, 12, 13, 18, 19,
22, 23, 24
42
38
39
43
15, 41,65, 91
5, 10, 17, 21, 26,
40, 55, 60, 67, 71,
76, 90
名字
教育部
DQ1–
DQ18
TYPE
输入
输入/
产量
描述
匹配输出使能：该低电平有效的异步输入
使匹配输出驱动器。
数据输入/输出：输入的数据必须满足建立和保持
围绕CLK的上升沿时间。
TDO
TMS
TDI
TCK
V
CC
V
SS
产量
输入
IEEE 1149.1测试输出。 LVTTL电平输出。
IEEE 1149.1测试输入。 LVTTL电平输入。
供应
地
电源： + 3.3V -5 ％到+ 10 ％
接地：接地
4, 11, 20, 27, 54,
61, 70, 77
V
CCQ
I / O电源
输出缓冲器电源： + 2.5V （从2.375V至V
CC
)
图1B ，图7B， 1C ，7C
1-3, 6, 7, 14, 16,
2D ， 4D ， 7D ， 1E ， 25 ， 28-30 ， 56 ， 57 ，
6E ， 2F ， 1G ， 6G ， 66 ， 75 ， 78 ， 79 ， 95 ，
2H， 7H， 3J ，5J
96
1K ，6K， 2L ，4L，
7L ， 2N ， 1P ， 1R ，
5R ，7R ，1T， 4T， 6U
NC
-
无连接：这些信号没有内部连接。
突发地址表（ MODE = NC / V
CC
)
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A00
A...A11
A...A10
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A10
A...A01
A...A00
突发地址表（ MODE = GND）
第一次
地址
（外部）
A...A00
A...A01
A...A10
A...A11
第二
地址
（内部）
A...A01
A...A10
A...A11
A...A00
第三
地址
（内部）
A...A10
A...A11
A...A00
A...A01
第四
地址
（内部）
A...A11
A...A00
A...A01
A...A10
部分真值表的MATCH
[2, 3, 4, 5, 6]
手术
读周期
写周期
补写周期
比较周期
取消循环（赛出局）
取消选择周期
E
L
L
L
L
H
H
WE
H
L
L
H
X
X
DEN
X
L
H
L
X
X
教育部
X
X
X
L
L
H
OE
L
H
H
H
X
X
MATCH
-
-
-
产量
H
高-Z
DQ
Q
D
高-Z
D
高-Z
高-Z
注意事项：
2， X表示“不关心”。 H表示逻辑高电平。 L表示逻辑低电平。假定在这个表中的ADSP为HIGH和ADSC为LOW 。
3， E = L被定义为CE =低和CE
2
=低和CE
2
= HIGH 。 E = H被定义为CE =高或CE
2
=高或CE
2
=低。我们定义为[ BWE + WEL * WEH ] * Gw。
4.除OE和教育部所有的输入必须满足建立和保持CLK周围的上升沿时间（由低至高） 。
5.对于下面的读操作的写操作时， OE必须为高电平的输入数据所需的建立时间加上高阻时间为参考之前和HIGH整个停留
的输入数据保持时间。
6.本设备包含的电路，以确保输出将在高阻电期间。
文件编号： 38-05120牧师**
第24个5
CYPRESS [ CYPRESS SEMICONDUCTOR ]
