DELTA调制编解码器
4
MX619
2信号列表
焦耳/ P
1
LH
1
名字
XTAL /时钟
信号
输入
描述
输入到时钟振荡器的反相器。一个1.024MHz的Xtal输入或
外部时钟派生这里注入。见时钟模式引脚
和图2 。
无连接
时钟振荡器反相器的1.024 MHz的输出。
无连接
逻辑I / O端口。外部编码时钟输入或内部数据
时钟输出。时钟频率取决于时钟模式1中，
2个输入和XTAL频率（见时钟模式引脚）。
该编码器的数字输出。这是一个三态输出的
条件是由数据集启用和省电的投入。看
表2中。
当此管脚为一个逻辑“0”的编码器被强制到一个空闲
国家和编码器的数字输出是0101 ，一个完美的闲置
格局。当该引脚为逻辑“1”的编码器编码为
正常。 1MΩ内部上拉。
数据可在编码器的输出引脚通过控制
该输入。参见编码器输出引脚。内置1 MΩ的上拉。
无连接
通常在V
DD
/ 2偏置，该引脚应解耦
通过电容C4 。内部上拉至V
SS
当“省电”是
一个逻辑“0”。
模拟信号输入。内部偏置在V
DD
/ 2时，该输入
需要一个外部耦合电容。信号源阻抗
应小于100 ?.输出信道噪声水平会
改善与一个更低的源阻抗。参见图2 。
负电源
无连接
回收的模拟信号在此引脚输出。它是
低通滤波器和缓冲输出需要外部
组件。在“省电”这个输出是开路。
无连接
该引脚为逻辑“ 0 ”把编解码器的大部分地区进入
静态非运行状态。当在一个逻辑“1” ，则
编解码器的正常工作。内置1M的？上拉。
无连接
逻辑“ 0 ” ，在这个引脚门一0101 ...模式内部的
译码器，使得解码器输出变为V
DD
/ 2 。当此
销是一个逻辑“1”的解码器操作为正常。国内
1MΩ上拉。
接收的数字信号输入。内置1M的？上拉。
逻辑I / O端口。外部解码时钟输入或内部数据
时钟输出，取决于时钟模式1,2输入。见钟
模式引脚。
逻辑“ 1 ” ，在这个引脚设置该装置的3位扩
算法。逻辑“ 0 ”设置一个4位的扩算法。
内置1M的？上拉。
2
3
4
2
3
4
5
N / C
XTAL
N / C
编码器数据
时钟
编码器输出
产量
输入/
产量
产量
5
6
6
7
编码器强制空闲
7
8
9
8
9
10
数据启用
N / C
V
BIAS
输入
10
11
编码器输入
输入
11
12
13
12
13
14
V
SS
N / C
解码器输出
动力
产量
14
15
15
16
N / C
省电
16
17
18
N / C
解码器空闲力
17
18
19
20
解码器输入
解码器数据
时钟
算法
输入/
产量
19
21
2000
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