V.23兼容调制解调器
9
MX604的初步信息
4.8
接收数据再定时
当接收到的数据包括1200bps的异步的与Rx数据再定时功能，可以使用
个字符，每个字符包含一个起始位之后是至少9格式的比特，如图
在下表中。
数据位
7
7
8
8
9
奇偶校验位
0
1
0
1
0
停止位
2
1
1
1
1
当启用时，在接收模式时，数据再定时块提取每个字符的第9位以下
起始位，从所接收的非同步数据流，并显示它们的
C,
的控制下
选通脉冲加到CLK输入。这些脉冲的时间不是关键的。它们可产生
容易地通过简单的软件环。这个设施，则不再需要在UART的
C
而不会产生一个
过多的软件开销。
在接收重定时块由两个9位的移位寄存器，所述第一输入连接到所述输出
FSK解调器和所述第二输出中的一个连接到RXD引脚。第一个寄存器
通过内部产生的信号，用来存储接收到的9位以下的定时基准时钟
高以FSK解调器的输出低电平转换。当第9位同步进入第一个寄存器
这些9比特被转移到第二个寄存器中，一个新的停止启动在启动搜索和CLK输入是
采样。如果在CLK输入为低，此时RDY引脚被拉低，所述第一接收到的比特，输出上
RXD引脚。 CLK引脚然后应脉冲高9倍，前8个高向低的转换将使用
由设备到时钟输出在所述第二寄存器中的位。中的RDY输出清零首次在CLK
输入变高。在第9个脉冲结束RXD引脚都将被连接到FSK解调器的输出。
要使用数据再定时功能， CLK输入应保持低电平，直到RDY输出变为低电平;如果
不需要数据重定时功能，然后在CLK输入应保持高在所有时间。
在CLK的波形的时序的唯一限制是那些显示在图7和需要
完成所有的9位转移到
C
一个完整的字符在1200bps的时间范围内。
FSK解调输出：
数据为9位
开始
1
2
接收到的字符“N”
3
4
5
6
7
8
9
停止
RDY输出：
RXCK输入：
RXD输出：
1
9
从再定时数据位
接收到的字符“N”
RDY
t
D
tc
LO
tc
HI
RXCK
t
D
t
D
数据位1
数据位2
RXD
t
D
=内部MX604延迟， TC
HI
= CLK的时候， TC
LO
= CLK低的时间
图7 ： FSK操作与Rx数据再定时
注：如果启用，将数据再定时模块可以解释语音或其它信号，随机字符。
1998
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