高速GMSK调制解调器4K至64kbps的
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MX589
PLLacq
1
RX HOLD
1
获得
PLL行动
设置PLL的带宽足够宽，以允许锁定到所接收的
信号在小于8的过零点。此模式将作为长
作为PLLacq是一个逻辑“1”。
施加到所提取的时钟校正限制为最大
的±1 /第16个位周期为每两个接收到的零交叉点。该PLL
工作在这种模式下，为期约30位立即
继PLLacq输入的1到0的转变，提供了
1到0
1
中
带宽
RX HOLD
输入为逻辑1 。
0
1
窄
带宽
施加到所提取的时钟校正限制为最大
的± 1/64比特周期为每两个接收到的零交叉点。该PLL
工作在这种模式下，每当所述
RX HOLD
输入是逻辑1和
PLLacq一直是一个逻辑0为至少30个位周期（中后
带宽操作实例）。
0
0
HOLD
PLL反馈回路断开，使RX时钟到自由
在信号消失期间。
RxDCacq
0到1
RX HOLD
X
钳
接收电平测量行动
后RXDCacq的一个0到1的转变操作为一个位时间
输入。外部电容对电压快速充电
所接收到的信号输入电平，并VBIAS ，与之间的中途
收取0.5bit时间顺序的时间常数存在。
作为峰值检测器，一个电容器用于将电压检测器起作用
捕捉到的RX滤波器输出信号的正向信号的峰
和其它捕获负向峰值。该探测器
工作在这种模式下，每当所述RXDCacq输入处于逻辑1时，
除了最初的1位钳模式的时间。
提供的信号的峰值的速度较慢，但更准确的测量
振幅。
电容器充电电路都被禁止，这样的输出
电压检测器基本上保持在最后的读数
（放电很慢[时间常数大约2000位]朝
VBIAS ） 。
1
X
FAST PEAK
检测
0
0
1
0
平均峰值
检测
HOLD
X =不关心
表5 ： PLL和接收电平测量操作模式
4.2.3
接收时钟提取
由PLL电路同步到零交叉输入数据时，Rx时钟提取电路
控制接收时钟输出。接收时钟也可用于内部数据提取电路。该PLL
参数可以由接收电路的控制来改变输入PLLacq和
RX HOLD
在四个1操作
PLL模式，如表5所述。
4.2.4
接收数据提取
在Rx数据提取电路决定每个接收到的比特是否为1或0由采样接收信号，
过滤，并比较所述样本值从水平测量导出的自适应阈值后
电路。这个阈值是改编自位位，以补偿所引起的符号间干扰
带限的整体传输路径和高斯预调制滤波器。提取出的数据被输出
从RX数据引脚，并且应在外部的RX CLK的上升沿进行采样。
2001
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