贝尔202兼容的调制解调器
FX614
1.5.8
接收数据再定时
当接收到的数据由1200bits /秒异步字符，每个字符的这个功能，可以使用
字符由一个起始位之后是至少9格式的比特所示的表中。
数据位
7
7
8
8
9
奇偶校验位
0
1
0
1
0
停止位
>=2
>=1
>=1
>=1
>=1
该数据再定时模块，允许在接收模式时，提取每个字符的第9位以下
从所接收的非同步数据流中的起始位，并显示它们的
µ
的控制下用C
选通脉冲加到CLK输入。这些脉冲的时间不是关键的，它们可以很容易地
通过一个简单的软件回路中产生。这个设施，则不再需要在UART的
µ
C时不招致的
过多的软件开销。
在接收重定时块由两个9位的移位寄存器，所述第一输入连接到所述输出
FSK解调器和所述第二输出中的一个连接到RXD引脚。第一个寄存器的时钟
通过内部产生的信号，用来存储接收到的9位以下的高到低的定时基准
过渡在FSK解调器的输出。当第9位移入先注册这9位
被转移到第二寄存器，一个新的停止启动在启动搜索和CLK输入进行采样。如果
CLK输入为低，此时RDYN引脚被拉低，并在第一接收到的比特是在RXD引脚输出。该
CLK引脚然后应脉冲高9倍，前8高到低过渡将要使用的设备，以
时钟在所述第二寄存器中的位。该RDYN输出清零首次CLK输入为高电平。在
第9个脉冲的RXD引脚都将被连接到FSK解调器输出的结束。
因此，要使用数据再定时功能， CLK输入应保持低电平，直到RDYN输出变为低电平;如果
不需要数据再定时功能的CLK输入端应保持高电平时刻。
在CLK的波形的时序的唯一限制是那些显示在图6a中，以及需要
完成所有的9位转移到
µ
C上1200bits /秒的完整的字符的时间内。
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