CS4344/5/6/8
开关特性 - 串行音频接口
参数
MCLK频率
MCLK占空比
输入采样率
（注11 ）
所有MCLK / LRCK比例合并
256x, 384x, 1024x
256x, 384x
512x, 768x
1152x
128x, 192x
64x, 96x
128x, 192x
Fs
符号
民
0.512
45
2
2
84
42
30
50
100
168
45
t
SCLKL
t
SCLKH
t
SLRD
t
单反相机
t
sdlrs
t
SDH
（注12 ）
（注13 ）
t
SCLKW
t
SCLKR
t
sdlrs
t
SDH
t
SDH
20
20
45
20
20
20
20
-
10 9
----------------
-
SCLK
典型值
-
-
最大
50
55
200
50
134
67
34
100
200
200
单位
兆赫
%
千赫
千赫
千赫
千赫
千赫
千赫
千赫
千赫
%
ns
ns
%
ns
ns
ns
ns
%
ns
µs
ns
ns
ns
外部SCLK模式
LRCK占空比（外部SCLK只）
SCLK脉冲宽度低
SCLK脉冲宽高
SCLK占空比
SCLK上升到LRCK边沿延迟
SCLK上升到LRCK边缘建立时间
SDIN有效到SCLK建立时间上升
SCLK上升到SDIN保持时间
内部SCLK模式
LRCK占空比（内部SCLK只）
SCLK周期
SCLK上升到LRCK边缘
SDIN有效到SCLK建立时间上升
SCLK上升到SDIN保持时间
MCLK / LRCK = 1152 ， 1024 ， 512 ， 256 ，128，或64
SCLK上升到SDIN保持时间
MCLK / LRCK = 768 ， 384 ， 192 ，或96
50
-
tsclkw
-----------------
-
2
50
-
-
50
-
-
-
-
55
-
-
55
-
-
-
-
-
-
-
-
-
-
-
10
9
--------------------- + 10
-
(
512
） Fs的
10
9
--------------------- + 15
-
(
512
） Fs的
10
9
--------------------- + 15
-
(
384
） Fs的
-
-
-
注： 11.并非所有的采样率支持所有时钟比率。请参阅表“公共时钟频率”上
12.在内部SCLK模式下，占空比必须是50 ％
+/−
1/2 MCLK周期。
13. SCLK / LRCK比例可以是32 ， 48 ， 64 ，或72这个比例取决于零件类型和
MCLK / LRCK比例。 （参见图7-9 ）
DS613PP2
9
CIRRUS [ CIRRUS LOGIC ]
