CS8405A
开关特性 - 控制端口 - SPI模式
（输入：逻辑0 = 0 V ，逻辑1 = VL + ; ç
L
= 20 pF的）
参数
CCLK时钟频率
传输之间CS高电平时间
CS下降到CCLK边缘
CCLK低电平时间
CCLK高时间
CDIN到CCLK上升的建立时间
CCLK上升到数据保持时间
CCLK下降沿到CDOUT稳定
上升CDOUT时间
秋季CDOUT时间
上升CCLK和CDIN时间
秋季CCLK和CDIN时间
（注13 ）
（注13 ）
（注12 ）
（注11 ）
符号
f
SCK
t
CSH
t
CSS
t
SCL
t
SCH
t
DSU
t
dh
t
pd
t
r1
t
f1
t
r2
t
f2
民
0
1.0
20
66
66
40
15
-
-
-
-
-
典型值
-
-
-
-
-
-
-
-
-
-
-
-
最大
6.0
-
-
-
-
-
-
50
25
25
100
100
单位
兆赫
µs
ns
ns
ns
ns
ns
ns
ns
ns
ns
ns
备注： 11.如果Fs是低于46.875千赫，最大CCLK的频率应低于128 Fs的。这是
通过必要的访问通道状态和用户字节缓冲的时序要求决定
内存。访问控制寄存器文件，可以进行在全6 MHz的速度。最低
允许的输入采样速率为8kHz ，因此选择的CCLK为小于或等于1.024 MHz的应
是安全的所有可能的条件。
12.数据必须持有足够的时间来弥补CCLK的过渡时间。
13.对于f
SCK
< 1兆赫。
CS
吨CSS
CCLK
牛逼R2
CDIN
吨DSU
吨DH
吨F2
吨SCL
吨SCH
吨CSH
t帕金森病
CDOUT
图3. SPI模式时序
8
DS469F2
CIRRUS [ CIRRUS LOGIC ]
