CS5504
CS5504
5V开关特性
(T
A
= T
民
给T
最大
;
参数
串行时钟
串行时钟
访问时间：
最大延迟时间：
输出的浮动延迟：
脉冲宽度高
脉冲宽度低
CS低到数据有效（注15 ）
（注16 ）
SCLK下降沿到新SDATA位
符号
f
SCLK
t
ph
t
pl
t
惩教署
t
dd
VA + VD + = 5V
±
10%;
VA- = -5V
±
10％ ;输入电平：逻辑0 = 0V ，逻辑1 = VD + ; ç
L
= 50 pF的。 ） （注2 ）
民
0
200
200
-
-
典型值
-
-
-
60
150
最大
2.5
-
-
200
310
单位
兆赫
ns
ns
ns
ns
CS为高电平输出高阻（注17 ）
t
fd1
-
60
150
ns
t
fd2
SCLK下降沿为Hi -Z
-
160
300
ns
注： 15.如果CS是异步启动， DRDY ， CS也不会，如果它发生在DRDY是公认的高
为2个时钟周期。的传播延迟时间可以是大到2 F
CLK
周期加200纳秒。对
使用异步CS时， SDATA保证适当的时钟， SCLK不应该采取高
早于2 /女
CLK
+ 200纳秒后CS变低。
16. SDATA转换在SCLK的下降沿。注意，一个上升的SCLK必须发生，以使
串行端口下降沿之前换档机构可以被识别。
17.如果CS返回高电平之前的所有数据位输出，该输出SDATA将完成当前数据
位，然后进入高阻抗。
5％ ; VA- = -5V
±
10％ ;输入电平：逻辑0 = 0V ，逻辑1 = VD + ; ç
L
= 50 pF的。 ） （注2 ）
参数
串行时钟
串行时钟
访问时间：
最大延迟时间：
输出的浮动延迟：
脉冲宽度高
脉冲宽度低
CS低到数据有效（注15 ）
（注16 ）
SCLK下降沿到新SDATA位
CS为高电平输出高阻（注17 ）
SCLK下降沿为Hi -Z
符号
f
SCLK
t
ph
t
pl
t
惩教署
t
dd
t
fd1
t
fd2
民
0
200
200
-
-
-
-
3.3V开关特性
(T
A
= T
民
给T
最大
; VA + = 5V
±
10％ ; VD + = 3.3V
±
典型值
-
-
-
100
400
70
320
最大
1.25
-
-
200
600
150
500
单位
兆赫
ns
ns
ns
ns
ns
ns
DS126F1
DS126F2
7
CIRRUS [ CIRRUS LOGIC ]
