CS4362A
引脚名称
VQ
#
21
引脚说明
静态电压
（输出） - 内部静态电压滤波连接。 VQ
必须被电容耦合到模拟地，如图所示的典型连接
图。标称电压电平中的模拟特性的指定，并
规格部分。 VQ呈现出明显的源阻抗和电流的任何
租金从这个引脚拉将改变设备性能。然而，矢量量化可被用来
偏置模拟电路假设没有交流信号分量和直流电流
租金不到的模拟特性和规范规定的最大
部分列出。
正参考电压
（输出）
-
正参考电压为内部
采样电路。需要去耦电容和模拟地，如图
典型连接图。
FILT +
20
AOUTA1 +， -
AOUTB1 +， -
AOUTA2 +， -
AOUTB2 +， -
AOUTA3 +， -
AOUTB3 +， -
MUTEC1
MUTEC2
MUTEC3
MUTEC4
MUTEC5
MUTEC6
M0M1
M2
M3
39,40
差分模拟输出
（输出） - 满量程差分模拟输出电平
38,37在模拟特性规格表中指定。
35,36
34,33
29,30
28,27
41
26
25
24
23
22
17
16
15
42
15
静音控制
（输出） - 静音控制引脚走在上电初始化高，
复位，静音，掉电或如果主时钟到左/右时钟频率比
不正确。这些引脚旨在被用作用于对外部的静音电路的控制
该线路输出，防止杂音，可以发生在任何单电源系
统。采用静音控制是不是强制性的，但推荐用于要求设计
绝对最低的多余杂音。
模式选择
（输入） - 确定装置的操作模式如表详述
图6和7 。
硬件模式定义
软件定义模式
SCL / CCLK
串行控制端口时钟
（输入） - 串行时钟，串行控制端口。需要
外部上拉电阻在我的逻辑接口电压
2
如图所示，在C模式
典型的连接图。
串行控制端口数据
（输入/输出） - SDA是我一个数据I / O线
2
C模式是
开漏输出，需要一个外部上拉电阻到逻辑接口电压，如
在典型的连接图所示; CDIN是用于控制所述输入数据线
端口接口SPI模式。
地址位0 （我
2
C） /控制端口片选（ SPI ）
（输入） - AD0是芯片地址
针在我
2
C模式; CS为片选信号， SPI模式。
直接数字流输入
（输入）
-
输入直接数字流串行音频数据。
SDA / CDIN
16
AD0/CS
DSD定义
DSDA1
DSDB1
DSDA2
DSDB2
DSDA3
DSDB3
DSD_SCLK
DSD_EN
17
3
2
1
48
47
46
42
7
DSD串行时钟
（输入） -
串行时钟的直接数字流串行音频接口。
DSD启用
（输入） -
当保持为逻辑“1” ，设备将进入DSD模式（单机模式
只） 。
DS617PP1
7
CIRRUS [ CIRRUS LOGIC ]
