初步
CM3205
功能框图
3.3V
的小屋
下
2.50V ， 5A
1.22V
VDDQ / 2 ， 2.5A
CM3205
应用信息
供电DDR内存
双数据速率（DDR）存储器提供了一个巨大的
步骤中为个人计算机，服务器性能
和图形系统。正如其名， DDR明显
工作在较早的RAM的两倍的数据速率，与
每个周期包含2个内存访问与之一。 DDR
在两个下降沿上升的SDRAM的发送数据
的存储器总线时钟。
DDR的使用存根系列的端接逻辑（ SSTL ）
拓扑提高了抗干扰能力和电源
排斥反应，同时降低了功耗。为了实现
这种性能的提高， DDR需要更多的
比previ-复杂的电源管理架构
组织单位RAM技术。
不像常规的DRAM技术，DDR
SDRAM采用差分输入和参考电压
年龄对于所有接口信号。这增加了数据
总线的带宽，并降低了系统功率变
消费。功率消耗降低低
工作电压，较低的信号的电压摆幅associ-
ated与低压CMOS逻辑器件（ SSTL_2 ）和
通过使用终止电压V的
TT
。 SSTL_2是
行业标准在JEDEC文件中定义
©
2006年加利福尼亚微设备公司保留所有权利。
JESD8-9 。 SSTL_2保持高速数据总线显
通过减少传输反射最终的完整性。
JEDEC进一步定义了DDR SDRAM规格
在JESD79C 。
DDR内存需要三个严格调控电压：
V
DDQ
, V
TT
和V
REF
（见
图1）。
在一个典型的
SSTL_2接收机，较高的电流V
DDQ
电源电压
年龄通常是2.5V与± 200 mV的耐受性。该
有源总线终端电压，V
TT
，是成功的一半的V
DDQ
.
V
REF
是一个参考电压跟踪一半的V
DDQ
, ±
1％ ，并且与V相
TT
在终止信号
接收机。 V
TT
必须在V ±40 mV的
REF
.
VDDQ
VTT （= VDDQ / 2）
RT = 25
RS = 25
VDDQ
LINE
接收器
VREF （= VDDQ / 2）
发射机
图1.典型的DDR端子， II类
6
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05/08/06
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