SPT9693SCC 参数 Datasheet PDF下载

型号：	SPT9693SCC
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内容描述：	宽广的输入电压，比较器JFET [WIDE INPUT VOLTAGE, JFET COMPARATOR]
分类和应用：	比较器放大器输入元件
文件页数/大小：	10 页 / 171 K
品牌：	CADEKA [ CADEKA MICROCIRCUITS LLC. ]

时序信息

用于比较器中的时序图显示在图

4.如LE为高电平和LE低的SPT9693 ，比较

跟踪输入电压差。当LE为低电平

和LE高，比较器的输出被锁存到其

现有的逻辑状态。

输入信号的前沿（它由一个

150 mV的过驱动电压）的变化，比较输出

放时间t的后

PDL

或T

PDH

（Q或Q）。输入信号

必须保持的时间为t

（设置时间）之前的

LE下降沿和LE上升沿和保持时间t

图4 - 时序图

LATCH ENABLE

迪FF erential

输入电压

输出Q

PDL

下降沿之后对比较器来接受数据。

吨后

时，输出将忽略该输入状态，直至闩锁

再次选通。 T的最小锁存脉冲宽度

所需的选通操作，并且输出转换

发生时间t的后

PLOH

或T

PLOL

的设置和保持时间是时间的度量

通过第一传播所需的输入信号

比较器的阶段到达锁存电路。

吨前发生的输入信号

将被检测到并保持;

吨后发生的那些

将不会被检测到。变化

T之间

和T

可能检测不到。

50%

REF

±V

PLOH

50%

输出Q

PDH

PLOL

+ = 300 mV时， V

- 150毫伏

50%

切换条款（参见图4）

PDH

输入到输出的延迟高 - 中propaga-

从时间的输入信号来测量和灰延迟

达到参考电压（ ±输入偏移

电压）到50％点的输出低到高

过渡。

PDL

输入到输出低延时 - 中propaga-

从时间的输入信号来测量和灰延迟

达到参考电压（ ±输入偏移

电压）转换为输出的50％点高电平变为低电平

过渡。

PLOH

锁存使能输出高延迟 - 的

从50％点测得的传播延迟

锁存使能信号低电平变为高电平转换到

50 ％点的输出低到高的过渡。

PLOL

锁存使能到输出低延时 - 中

从50％点测得的传播延迟

锁存使能信号低电平变为高电平转换到

50％点的输出高电平变为低电平过渡。

最小保持时间 - 之后的最短时间

锁存使能信号的负跳变

输入信号必须保持在顺序不变

要获取并在输出端保持。

LATCH最小使能脉冲宽度 -

该锁存使能信号必须最短时间

高，以获得输入信号的变化。

最小建立时间 - 最短时间

之前的锁存器的负跳变使能

信号，即输入信号的变化必须存在于

将予收购，并在输出端保持秩序。

电压OVERDRIVE - 之间的差异

差分输入和参考输入电压。

SPT9693

3/1/01

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