SPT9691 参数 Datasheet PDF下载

型号：	SPT9691
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内容描述：	宽广的输入电压，比较器JFET [WIDE INPUT VOLTAGE, JFET COMPARATOR]
分类和应用：	比较器输入元件
文件页数/大小：	10 页 / 174 K
品牌：	CADEKA [ CADEKA MICROCIRCUITS LLC. ]

时序信息

对于比较器的时序图示于图1中。

如果LE为高电平和LE低的SPT9691 ，比较

跟踪输入电压差。当LE为低电平

和LE高，比较器的输出被锁存到其

现有的逻辑状态。

输入信号的前沿（它由一个

150 mV的过驱动电压）的变化，比较器输出

吨的时间后

PDL

或T

PDH

（Q或Q）。输入信号必须

保持时间t

（设定时间）在LE下降沿之前

EDGE和

上升沿和保持时间t

在下跌后

边的比较器来接受数据。吨后

时，输出

忽略该输入状态，直到闩锁再次被选通。一

吨的最小锁存脉冲宽度

是必要的选通操作

吨的时间后和灰，并输出转换发生

PLOH

PLOL

图1 - 时序图

LATCH ENABLE

50%

LATCH ENABLE

迪FF erential

输入电压

输出Q

PDL

PLOH

50%

VREF ± VOS

TPL

50%

输出Q

PDH

+ = 300 mV时， V

-150 mV的

PLOL

的设置和保持时间是测量的时间所需的输入信号通过传播

比较器的第一级，到达锁存电路。吨前发生的输入信号

将被检测

并举行;吨后发生的那些

将不会被检测到。吨之间变化

和T

可能检测不到。

切换条款（参见图1 ）

PDH

输入到输出的延迟高 - 传播

延迟从时间测得的输入信号的杂交

参考电压（ ±输入失调电压）到

50 ％点的输出低到高的过渡。

PDL

输入到输出的低时延 - 传播

延迟从时间测得的输入信号的杂交

参考电压（ ±输入失调电压）到

50 ％点的输出高电平变为低电平过渡。

最小保持时间 - 之后的最短时间

该锁存器的负跳变使能信号，该

输入信号必须以可保持不变

获得并在输出端保持。

LATCH最小使能脉冲宽度 -

该锁存使能信号必须最短时间

高，以获得输入信号的变化。

最小建立时间 - 之前的最短时间

该锁存器的负跳变使能信号，即

输入信号的变化，必须存在，以便

获得并在输出端保持。

PLOH

锁存使能输出高延时 - 中

从的50％点测得的传播延迟

锁存使能信号低电平向高电平过渡到50 ％

点输出低电平到高电平跳变。

PLOL

锁存使能到输出低延时 - 中

从的50％点测得的传播延迟

锁存使能信号低电平变为高电平过渡到50 ％

点输出高电平变为低电平过渡。

电压OVERDRIVE - 之间的区别

差分输入和参考输入电压。

SPT9691

10/6/97

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