图2 - 典型接口电路
+
+A5
12
13
17
18
4
5
8
9
2.2 µF
-A5.2
+
2.2 µF
注意事项：
1 ） VT =门限电压：
a）对于TTL或CMOS时钟输入
+A5
+ VS
+ VS
+ VS
-Vs
-Vs
+ VS
-Vs
-Vs
3k
1k
VIN
15
VIN
SPT9101
RTN
1,2
CLK NCLK
10
11
GND
VOUT
18
Vt
b）对于ECL时钟输入
VOUT
-A5.2
3k
Vt
1k
6,7,16
2）除非另有规定，所有的电容
是0.01或0.1 μF ，表面贴装。
3)
X
=终止（如果需要） 。
+A5
-A5.2
330
-A5.2
330
-A5.2
4 ） CLKIN
一） TTL / CMOS
CLKIN
R
R
96850
2
3
220
VCC
8
VEE
GND
1,16
11
220
CLK IN
Vt
X
4
IN +
SPT ， HCMP96850
IN-
LE
6
12
B） ECL ：直接输入
工作原理
该SPT9101是单片125 MSPS采样保持
放大器内置在一个非常高速互补双极
流程。它的引脚，并与AD9101功能兼容。
它是一个两阶段的设计，采样器驱动的保持电容器
然后同相输出缓冲放大器的增益
4.第一级采样器是基于一个电流放大器中
一个配置同相增益反相输入端
连接到输出端。 HOLD开关被整合到该
闭环第一级放大器。
输出缓冲放大器是在为4的非反相增益
同相输入端连接到电阻器配置
分频器的输出驱动。从同相输入端
保持电容采用的输入偏置电流消除这
结果优秀的下降率性能。采样和
放大级采用两个互补的电流扩增
fiers用于高速，低失真性能。
时钟驱动器电路（ CLK ， NCLK销）
CADEKA强烈建议差分ECL时钟
用于驱动SPT9101 。无论是10KH和100KH家庭
ECL逻辑的都可以使用。典型的界面图，
图2中，示出了使用一个SPT HCMP96850高速的
比较器。该比较器的典型传播延迟
2.4纳秒，非常低的3 mV和一个最小的跟踪偏差
带宽为300兆赫。中所示的比较器已被设定
在与锁存功能的馈通的操作模式使CON-
可连接到逻辑高。
阈值电压（V
t
）可以通过使用一个电阻分压器来设定
在所示图2中的注释1所示的结构
请注意图1a是一个TTL / CMOS时钟输入，并配置
附注1B所示是一个ECL时钟输入。微分
比较器的输出被直接馈送到SPT9101时钟
输入。该比较器也可以被驱动的正弦波
输入，与阈值电压（V
t
）调节，以产生所述
所需的采样/保持占空比。
注图4a示出了用于将TTL电阻分压器配置/
CMOS时钟输入。如果一个ECL时钟用于它可以直接
馈入比较器。
输出电平转换（ RTN PIN）
该RTN引脚连接到输出缓冲放大器内部
反馈电阻网络中的方框图所示。
通常这个引脚连接到地面的4倍增益输出放大器
配置。然而，该引脚可在其它配置
方法只要某些准则得到满足。
典型接口电路
自举电容
该SPT9101不需要自举电容是
引脚3和19之间由于需要在AD9101
引脚3和19都在SPT9101无连接时，它会工作
同时在现有的AD9101插座。
SPT9101
5
12/30/99
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
