图3 - 时序图1
n+1
n
n+2
n+3
n+4
n+5
n+8
ANALOG IN
n+6
n+7
CLK
t
D
D0D15
OVR
n
n+1
n+2
输入/输出时序
该SPT8100实现了一个简单的接口： 16位ADC
输出出现在引脚D15 -D0为并行字同步
异步的与ADC的采样时钟。 D0是LSB和
D15是MSB 。用于ADC的数字的时序图
输出示于图3中的数据进行采样的下降沿继续
荷兰国际集团的时钟的边缘。 ADC的采样时钟是在
相同频率的CLK 。
输出数据被更新在CLK的上升沿
的5.5个时钟周期的时钟延迟。
OUTPUT ENABLE
ADC的数字输出由高电平有效使能
输出使能引脚（ OE ） 。
OE = 1 ： ADC数字输出启用
OE = 0 ： ADC数字输出为高阻态
（三态）
数字代码范围和
OUT- OF-检测范围
该ADC数字数据输出格式为偏移二进制。
由于所使用的校准算法，有轻微的损失
在数字代码范围从ADC 。相反FFFFH和
0000H的范围的极限，实际的最大
和最小码是小于1.6％ ，在这两个
结束了规模，并改变从芯片到芯片中。实际上，
这是在一个分贝的十分之几动态范围的损失，并
是可忽略的在许多应用中。超出范围的功能
灰被相应地定义，并且将活动的状态
高数字输出OVR ，如下所示：
OVR是高，如果ADC的数字码大
大于或等于FC00H或小于或等于
03FFH.
（参见图4）。
如果输出代码超过FC00 （最大值）或03FF （分钟） ，这
意味着输出被削波。因此，一旦这些限制
交叉，二次谐波变得显著
而降低性能。
图4 - ADC数字代码范围和超量程
位功能
FFFFH
OVR = 1
FC00H
ADC
数字码
范围
03FFH
OVR = 1
0000H
0
64512
65535
1.6 ％ FSR
输出逻辑电平
的电压电平上的D15 -D0线和OVR是
CMOS电平：在HIGH电平由功率来确定
在OV电源电压
DD
销，其可以被设置indepen-
的设备上的其他电源引脚在范围dently
从3.0 V至5.25 V （ 3.3 V典型值） 。在RDY引脚的电平
通过DV确定
DD
（ +5 V ）。该外部数字输出
缓冲区应放在尽可能接近的
SPT8100数字输出，以尽量减少反射线
这会导致性能下降。
ADC参考
ADC的满量程范围由参考电压设置gen-
erated在芯片上。这两个参考电压上出现
引脚V
RT
和V
RB
;名义上他们的区别是2.5伏。
引用不旨在被过驱动。在V
RT
和
V
RB
引脚应非常仔细地去耦电路板上
使用跟踪尽可能短。一些优化
去耦，可能需要如图所示的典型
接口电路图。最小的电容应
最近的一个芯片。 （参照典型接口
电路图。 ）
OVR = O
1023
1.6 ％ FSR
SPT8100
7
1/9/02
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
