时钟
该SPT7935接受在低电压下的CMOS逻辑电平
CLK输入。时钟的占空比应保持为
接近50％的可能。因为连续的阶段中
ADC的时钟在相反的相位彼此，非50％
占空比减少稳定时间可为各种其它
阶段，从而可能导致动态降解
性能。
对于在高输入频率达到最佳性能，该时钟
应具有低抖动和快速边沿。的上升/下降时间
应保持小于2纳秒。过冲和下冲
应尽量避免。时钟抖动引起的噪声基底上升
正比于输入频率。因为抖动可
引起的串扰在PC板上，则建议
时钟走线越短越好，标准
传输线的做法执行。
数字输出
数字输出数据出现在偏移二进制码
3.3 V CMOS逻辑电平。负的满量程输入导致
一个全零输出码（000 ... 0）。正满量程输入
结果，在一个全1码（111 ... 1） 。输出数据可
数据后7.5个时钟周期进行采样。该输入信号是
采样的高输入时钟的低电平的转换。产量
数据应该被锁定在从低到高的时钟过渡
在图1中示出，该时序图。输出数据是
该设备后的第20个时钟周期无效被加电。
评估板
该EB7935评估板可帮助设计人员在
展示的全部性能的能力
SPT7935 。该板包含一个板载时钟驱动器，
可调电压基准，可调节的偏置电流税务局局长
cuits ，单 - 差分输入缓冲器具有可调列弗
埃尔斯，单 - 差分变压器（1： 1）中，数字输出
缓冲器和3.3 / 5 V调节的逻辑输出。应用程序
注（ AN7935 ）也可用于描述操作
化的评估板，并提供了一个示例
推荐的电源和接地的布局和信号路由。
联系工厂的价格和可用性。
包装外形
44L TQFP
A
B
英寸
符号
A
B
C
D
E
F
C
D
MILLIMETERS
最大
民
12.00 TYP
典型值10.00
典型值10.00
12.00 TYP
0.80 TYP
0.018
0.057
0.006
0.030
0.300
1.35
0.05
0.450
1.00 （典型值）
0-7°
0.45
1.45
0.15
0.750
最大
民
0.472典型值
0.394典型值
0.394典型值
0.472典型值
0.031 TYP
0.012
0.053
0.002
0.018
0.039典型值
0-7°
G
H
I
J
K
指数
销1
E
F
G
I
H
J
K
SPT7935
7
7/12/00
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
