差分时钟输入
该SPT7864时钟可以驱动差分或单
结束。当差分驱动，
CLK
和CLK accommo-
日期差分信号sinusodial围绕V中心
DD
/2.
的峰对峰的值应为0.8V。为了预
服务精度在高输入频率，但重要的是
时钟具有低抖动。差分时钟输入，则
允许一个低抖动时钟设计。为了保证低抖动时，
差分输入应该是一个纯正弦波，低白
本底噪声。
单端时钟输入
对于单端操作，
CLK
节点是内部
偏压到1.5伏，并且要在外部去耦至
地由一个电容器。一种CMOS逻辑电平时钟（ 5 V或
3 Ⅴ）在CLK节点被应用。 （要获得一个倒置的时钟
输入端， CLK的去耦和时钟信号AP-
合股在
CLK
节点）。时钟的占空比应
接近50％。在ADC连续的流水线级
的时钟相位相反。用50％的占空比，每
级具有相同的时间进行沉降。如果占空比devi-
图3 - 驱动差分输入与
差分配置
从50％茨，每个第二级有一段短
解决;因此，它的运作不太准确，导致降解
化信噪比。
为了在高输入频率，以保持精确度，它是
重要的是，该时钟具有低抖动和陡峭的边缘。
上升/下降时间应保持小于2纳秒时
可能。超调量应最小。低抖动上课 -
pecially重要转换时的高频输入
信号。抖动会导致本底噪声按比例上升
于输入信号的频率。抖动可能由串扰引起的
在PCB上。因此，建议的时钟
迹在PCB上做出尽可能短。
数字输出
数字输出数据出现偏移二进制代码
CMOS逻辑电平。全面的负输入结果输出
把代码000 ... 0 。满量程正输入结果输出
代码111 ... 1 。输出数据后可用6个时钟周期
的数据进行采样。模拟输入进行采样1
孔径延迟（T
AP
）高至低时钟跳变后。
输出数据进行抽样所示的定时dia-
克（图5） 。的或PIN是一个彻头彻尾的范围引脚;如果
输出去任何高于或低于范围，或者设置为高。
PCB布局和去耦
一个精心设计的PCB要获得良好的频谱
纯度任何高性能ADC。多层PCB
与在硬地面上，建议最佳
性能。如果系统有一个分割的模拟和数字
接地平面，它建议所有接地引脚上
在ADC连接到模拟地平面。这是我们的
遇到此提供了最好的性能。该
电源引脚应使用100 nF的被绕过
表面安装的电容尽可能靠近封装引脚
成为可能。模拟和数字电源引脚应
单独过滤。
V
IHD
V
ICM
V
ILD
V
ID
图4 - 驱动差分输入与
单端配置
V
IH
V
ICM
V
IL
图5 - 时序图
N1
A
IN
时钟
时钟
t
AP
N
N+1
N+2
N+3
t
H
t
D
数据
数据
N1
数据
N
数据
N+1
数据
N+2
SPT7864
6
11/20/01
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
