图2 - 典型接口电路
+D5V
REF IN （ + 4V ）
V
rhfa
V
RHSA
V
RLSA
V
RLFA
V
INA
V
INRA
CLK
A
V
CAL
V
RHFB
V
RHSB
V
RLSB
V
RLFB
V
INB
V
INRB
CLK
B
AV
DD
AGND
+3V/5V
OV
DDA
DA9–0
OGND
A
V
INA
时钟
INA
10
接口
逻辑
SPT7862
DAV
A
+3V/5V
10
REF IN （ + 4V ）
OV
DDB
DB9–0
OGND
B
DAV
B
EN
DGND * DV
DD
V
INB
时钟
INB
接口
逻辑
启用/ TRI- STATE
（启用=低电平有效）
+A5
FB
+D5V
+A5
+
10
µF
+5V
类似物
+5V
类似物
回报
*为了减少闩锁的可能性，避免连接
的DGND引脚ADC以数字系统的地面。
+D5
+
10
µF
注： 1， FB是10
µH
电感器或铁氧体磁珠。这是
以尽可能靠近的设备成为可能。
2.所有的电容都是0.1
µF
表面贴装，除非+ 5V
+5V
另有规定ED 。
数字
数字
回报
典型接口电路
极少的外部元件即可实现
规定的设备的性能。图2显示了典型的互
当在正常使用SPT7862脸上的要求
电路的操作。以下各节提供descrip-
主要功能tions和轮廓的关键性能
标准要考虑实现最佳的设备
性能。
高采样率是通过使用多个特区实现
ADC的部分并联，每个采样输入的
信号顺序。每一个SAR ADC采用16个时钟周期来
完成转换。的时钟周期被分配为
如下所示：
表二 - 时钟周期
时钟
1
2
3
4
5–15
16
手术
参考零取样
自动调零比较
自动校准比较
输入采样
11位SAR转换
数据传输
电源和接地
CADEKA表明，无论是数字和模拟电源
在SPT7862帘布层的电压被从一个单一的模拟而得
原木供应如图2。独立的数字电源
应该被用于所有的接口电路。 CADEKA建议
使用该电源配置，以防止可能的
闭锁在上电时的状态。
操作说明
一般性建筑为双CMOS ADC显示
在框图。每个ADC设计中包含16 identi-
CAL逐次逼近型（ SAR ） ADC部分（所有能操作
并联阿婷） ，16相时钟发生器，一个11位的16：1的
数字输出多路转换器，校正逻辑，和一个电压基准
erence发生器，提供共同的参考水平
每个ADC部分。
的16相时钟，它是从输入的时钟信号，
同步这些事件。对于相邻的定时信号
SAR ADC的部分由一个时钟周期，使得移位的
模拟输入进行采样，在输入时钟的由每个周期
只有一个SAR ADC部分。经过16个时钟周期，在
定时周期重复。从模拟输入采样的延迟
成相应的数字输出是12个时钟周期。
SPT7862
6
2/23/00
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
