操作说明
总体结构的CMOS ADC被显示在
框图。该设计包含两组八个相同
逐次逼近型ADC部分，在标准杆所有操作
等位基因，16相时钟发生器，一个11位的8:1的数字输出
多路转换器，校正逻辑，和一个参考电压发生器
器提供共同的参考电平为每个ADC
部分。
高采样率是通过使用多个特区实现
ADC的部分并联，每个采样输入的
信号顺序。每个ADC采用16个时钟周期
完成转换。的时钟周期被分配为
如下所示：
表I - 时钟周期
时钟
1
2
3
4
5–15
16
手术
参考零取样
自动调零比较
自动校准比较
输入采样
11位SAR转换
数据传输
的16相时钟，它是从输入的时钟信号，
同步这些事件。对于相邻的定时信号
ADC的部分由2个时钟周期，使得移位的
模拟输入进行采样，对输入的每隔一个周期
通过正好一个ADC部分时钟。经过16个时钟周期，
时间周期重复。采样速率为次配置
灰是二分之一的时钟速率，例如，对于40MHz的时钟
率，输入采样频率为20 MHz 。从模拟的潜伏期
日志输入样本的相应的数字输出为12
时钟周期。
•由于只有16比较时，一个巨大的动力
节约得以实现。
•使用闭环系进行自动调零操作
使用该比较器的重新的多个样本统
sponse到参考零。
•自动校准操作，校准它的增益
该MSB参考和LSB参考，也做
用一个闭环系统。增益的多个样本
错误被集成以产生校准电压为
每个ADC部分。
•电容位移电流，它可以诱发SAM-
耦误差，因为每次只有一个比较器最小化
V
IN
输入采样在时钟周期期间的输入。
•总输入电容是由于部分非常低
这是不采样信号的转换器是异
由传输门电路从输入迟来。
SPT7852
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1/12/00
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
