图2 - 典型接口电路
在REF
(+4 V)
V
RHF
V
RHS
V
RLS
V
RLF
V
IN
V
IN
V
CAL
CLK IN
CLK
DAV
AV
DD
AGND
D10
D9
D8
D7
D6
D5
OV
DD
OGND
D4
D3
D2
D1
D0
EN
DGND * DV
DD
SPT7840
3.3/5
接口
LOGICS
3.3/5
+A5
启用/ TRI- STATE
（启用=低电平有效）
L1
DGND
3.3/5
+A5
AGND
+
10 µF
+5 V
类似物
+5 V
类似物
RTN
*为了减少闩锁的可能性，避免
连接ADC的DGND引脚到
该系统的数字地面。
10 µF
+5 V
数字
RTN
+5 V
数字
+
注：1） L 1是要尽可能接近位于该装置成为可能。
2）所有的电容是0.1μF的表面贴装，除非另有规定。
3 ） L1是10 μH电感器或铁氧体磁珠。
典型接口电路
极少的外部元件即可实现
规定的设备的性能。图2显示了典型的IN-
当在正常使用SPT7840 terface要求
电路的操作。以下各节提供descrip-
主要功能tions和轮廓的关键perfor-
曼斯标准要考虑实现最佳的设备
性能。
电源和接地
操作说明
总体结构的CMOS ADC被示于
的框图。该设计包含八个相同
逐次逼近型ADC部分，在所有操作
平行，16相时钟发生器，一个11位的8:1的数字
输出多路转换器，校正逻辑，和一个参考电压进行
ENCE发生器，提供共同的参考水平
每个ADC部分。
高采样率是通过使用多个特区实现
ADC的部分并联，每个采样输入的
CADEKA表明，无论是数字，并依次对应模拟电源信号。每个ADC采用16个时钟周期
在SPT7840帘布层的电压被从一个单一的模拟衍生完成转换。的时钟周期被分配为
登录供给如图2中的表II中所示的单独的数字电源。
应该被用于所有的接口电路。 CADEKA建议
使用该电源配置，以防止可能的
闭锁状态在上电。
SPT7840
7
6/27/01
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
