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SPT7730图片预览
型号: SPT7730
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内容描述: 8位, 3.0 MSPS ,串行输出A / D转换器 [8-BIT, 3.0 MSPS, SERIAL OUTPUT A/D CONVERTER]
分类和应用: 转换器输出元件
文件页数/大小: 8 页 / 170 K
品牌: CADEKA [ CADEKA MICROCIRCUITS LLC. ]
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一般说明和操作
该SPT7730是一个8位模拟 - 数字转换器,其
使用逐次逼近架构来执行
数据转换。每个转换周期为12个时钟周期
长度。当无法启动转换(
SC
)线保持低电平,
转换开始对输入时钟的下一个上升沿。
当在转换周期的开始时,数据输出引脚
强制为低电平,直到有效数据输出开始。
第2个时钟周期用于执行内部偏移
校准和跟踪的模拟输入。模拟输入
然后,使用一个内部跟踪和保持放大器采样
在第三个时钟周期的下降沿。在时钟周期4
通过图12中, 8位的逐次逼近转换
执行的,并且数据被输出从MSB开始。
串行数据输出开始与MSB的输出。见
数据输出时序节。的数据的每个位
转换顺序地确定,并放置在
数据输出引脚的时钟速率。这个过程一直持续到
的最低位已被确定并输出。在这一点上,如果
SC
线为高时,数据输出引脚将被强制为高
阻抗状态,并且转换器将进入空闲状态
等待
SC
线变为低。这被称为单
拍模式。见操作的详细信息模式。
如果
SC
要么是保持低通过整个12个时钟
转换周期(自由运行模式)或之前带来的低
第十二个时钟周期的下降沿(同步模式) ,
数据输出引脚变为低电平,并保持低电平,直到有效数据
输出开始。由于该芯片既保持SE-
选择按照自由运行模式或已立即选择
再次,在同步模式下,在下一个转换周期
紧接previ-的第十二个时钟周期后开始
组织单位的转换。见操作的详细信息模式。
应注意保证的最低位被锁存到一
外部锁存器与设定和保持时间适量。
数据输出编码
输出的编码为标准二进制。 (见表一)
表I - 数据输出编码
模拟量输入
+ FS - 1/2 LSB
+1/2 FS
+1/2 LSB
V
REF-
输出代码D7 - DO
1111
111Ø
ØX X X
XXXX
OOOO
OOOØ
OOOO
OOOO
Ø表示逻辑O和1之间的闪烁位。
X表示逻辑1和O之间的闪烁位
模拟输入和参考SETTLING轨道
和保持时间
图9示出了输入端之间的定时关系
时钟和
SC
相对于模拟输入跟踪和参考
沉降。模拟输入与第十二时钟跟踪
上次转换到的第三个时钟周期循环
电流转换。在第三个时钟的下降沿
周期,模拟输入由内部采样和保持
按住。这个样品后,在模拟输入可以变化而不
影响数据的转换。
参考梯输入(V
REF
+和V
REF
- )可能是
改变开始于第十一时钟的下降沿
以前的转换和循环必须由结算
属于当前的转换的第三个时钟周期的边缘。
(参见图9 )
参考电压和模拟输入
该SPT7730需要使用一个外部电压的
参考驱动参考阶梯偏高。
在V
REF
+可以是一个最大的2/3电压
DD
。例如,如果
V
DD
= +5 V,则V
REF
+ MAX = ( 2/3) * 5 V = 3.3 V的低
梯子的一侧通常是连接到AGND ( 0.0 V) ,但可
运行到的电压为V 1/ 10号
DD
低于V
REF
+:
V
REF
- 最大。 = V
REF
+ - (1/10) * V
DD
.
例如,
如果V
DD
= +5 V和V
REF
+ = 3 V,则
V
REF
- 最大。 = 3 V - ( 1/10) * 5 V = 2.5 V.
模拟输入的+全刻度( + FS )预期为6%
的[ (V
REF
+)-(V
REF
- ) ]低于V
REF
+和 - 全量表( -FS )
的模拟输入端,预计将[4 % (Ⅴ
REF
+) - (V
REF
-)]
上述V
REF
- 。 (见图1 )
因此,
模拟+ FS = V
REF
+ - 0.06 * [(V
REF
+) - (V
REF
- )] ,并
模拟-FS = V
REF
- +0.04 * [(V
REF
+) - (V
REF
-)].
例如,
如果V
REF
+ = 3 V和V
REF
- = 0 V,则
模拟+ FS = 3 V - 0.06 * [ 3 V- 0 V] = 2.82 V,而
模拟 - FS = 0 V + 0.04 * [ 3 V - 0 V] = 0.12 V.
SPT7730
4
12/19/97
典型接口电路
时钟输入
该SPT7730需要50%
±10
%占空比的时钟运行
在12倍所需的采样速率。该时钟可
转换周期之间停在不降低
操作(操作的单发式),但是,该
时钟应保持在一个转换周期运行。
电源
该SPT7730只需要单电源供电,工作
从3.0 V至5.0 V. CADEKA建议0.01
µF
芯片
电容放置在尽可能靠近电源引脚。
数据输出建立和保持时间
如图8所示,所有的数据输出位(除LSB)的
有效期为等于一个时钟周期的持续时间
和时钟的下降沿后延迟为8 ns 。因为
数据转换器进入下一个转换就绪状态
在时钟12的前沿,
的LSB位是有效的一
仅相当于在时钟脉冲的持续时间宽度低
和时钟的下降沿后延迟为8 ns 。
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