工作原理
该SPT7721是一个三-一步subranger 。该工具由两
临屋串联在输入端，接着是三个ADC块。
第一个模块是一个三比特文件夹上/下范围
检测。所述第二块由两个单比特fold-
荷兰国际集团插补阶段。有间流水线的临时房屋区
每个ADC模块。
模拟解码功能是输入缓冲器，输入
临屋区， 3位夹，折叠内插器和流水线
临屋区。输入缓冲器使部分承受rail-
不会闭锁或过大的电流至轨输入信号
并且还执行单端至差分转换。
所有临屋区具有相同的基本结构。每
已随后切换发射器的差动对缓冲
追随者驱动保持电容。输入THA还
具有保持模式馈通取消设备。
在所述第一生成ADC的三位MSB
3位的夹块，其输出的驱动differen-
TiAl基参考梯也设置满量程输入
范围内。差分对的阶梯水龙头产生
中间值，季度和三季度规模，超范围和
欠。所有其他差分对集热器是跨
耦合，以产生第八规模过零点。该
中间的ADC模块产生的折叠显两位
管道临屋区后，前阶段的良。其输出
驱动更多的管道临屋推3的解码
LSB的下半个时钟周期。三个LSB是gen-
erated在插值被锁存一个完整的时钟周期
之后的最高位。
数字解码由比较器，独家
使用的细胞为灰色到二进制解码，和/或细胞
大多是上/下范围的逻辑。总共有3.5时钟是
输出行选择之前周期的延迟。为了
减少火花代码和维护的采样率，没有更多的
大于3位的时间，在任何半时钟进行解码
周期。
输出数据模式是通过的国家控制
解复用模式下输入。有三种输出模式。
•在A银行的所有数据与时钟速率限制为二分之一
最大
•交错模式与数据交互银行A和
在交替的时钟周期B
•并行模式库A延迟一个周期进行
同步与银行B每隔一个时钟周期
如果有必要，输入的时钟进行二分频。该分
时钟选择正确的输出行。用户可以同步
chronize与分频时钟选择所需的输出
通过差分RESET输入银行。
输出逻辑系列是LVCMOS输出与VDD电源
调整范围为2.7伏到5.3伏。也有differ-
无穷区间的时钟输出引脚，可用于锁存输出
在单银行模式或数据来表示当前输出
银行在解复用模式。
最后，在省电模式是可用的，这将导致
输出成为三态，并整体功率减小
至约10毫瓦。有一个2.5 V基准电压源提供的COM
共模单端输入，未关闭
掉电模式。
图1 - 单人模式时序图
N
延迟2.5 CLK周期
t
ap
V
IN
CLK
/ CLK
D0D7
（ A口）
DCLKOUT
/ DCLKOUT
t
pd2
N+1
N+2
N+3
N+4
N+5
t
pd1
N3
t
pd2
N2
N1
N
N+1
N+2
SPT7721
6
11/8/01
CADEKA [ CADEKA MICROCIRCUITS LLC. ]
