数据表
输入时钟的质量是非常重要的
高速，高分辨率ADC 。信噪比的贡献
从时钟抖动和满量程的信号在给定频率
示于式（1） 。
SNR
抖动
= 20
•
登录（ 2
•
π
•
F
IN
•
ε
t
)
其中f
IN
是信号的频率，并
ε
t
是总的均方根
以秒为单位的抖动。均方根抖动所有的总和
抖动源包括时钟产生电路，时钟
分布和内部ADC电路。
的应用场合的抖动可能限制获得per-
formance ，这是非常重要的，以限制所述时钟抖动。
这可以通过使用精确和稳定的时钟得到为参考
分配办法（如晶体振荡器具有良好的抖动规格）
并确保时钟分配得到很好的控制。它
可能有利的是使用模拟电源和接地
飞机，以确保对供应低噪音的全部电路
中的时钟分配。这是非常重要的，以避免
ADC输出位和时钟之间的串扰
在模拟输入信号和由于这样的时钟之间
串扰往往造成谐波失真。
抖动性能降低的上升提高，
落在输入时钟的时间。因此，最佳的抖动per-
性能会受到LVDS与LVPECL或时钟速度快得
边缘。 CMOS与正弦波时钟输入将导致
略微降低抖动性能。
如果由其它电路产生的时钟，它应该是
重新定时具有低抖动的主时钟作为最后的操作
之前被施加到ADC的时钟输入。
该CDK2308采用数字偏移校正。这意味着
该输出编码为4096的正和
负输入端短接（零差） 。然而
以往，在输入小错配的寄生可引起
这稍稍改变。偏移校正也导致
码的可能损失在全量程范围的边缘。
与“否”偏移校正时，ADC将夹在一
结束之前，另外，在实践中产生的代码的损失在
的另一端。与该输出为中心的数字，
输出将剪辑和超出范围的标志将被置位，
之前最大的代码为止。当超出范围的标志是
集，该代码被强制所有那些对超范围和所有
零点下范围。
CDK2308
双通道， 20/40/ 65 / 80MSPS ， 10位模拟 - 数字转换器
数据格式选择
输出数据上偏移二进制形式呈现
当DFRMT低（连接到0V
SS
） 。设置DFRMT
高（连接到OV
DD
）结果， 2的补码输出
格式。细节14页上的表1中所示。
参考电压
参考电压是内部生成的，并缓冲的
ERED基于带隙基准电压源。无需外部
去耦是必要的，并且参考电压是
没有可用的外部。这简化了ADC的用法
由于两个极其敏感销，否则需要的，是
从界面中删除。
操作模式
的操作模式来控制与PD_N和
SLP_N引脚。如果PD_N设置为低，其他所有的控制引脚
覆盖和芯片在掉电模式下设置的。在这
模式下，所有电路被完全关断，并在内部
时钟被禁止。因此，仅泄漏电流有贡献
在掉电耗散。从这个启动时间
模式，长于其他空闲模式下的所有引用
需要正常工作之前解决他们的最终值
可以恢复。
该SLP_N总线可用于向下每个通道提供动力
独立，或者设置在休眠模式下的全芯片。在这
模式的内部时钟被禁止，但一些低频带 -
宽度电路被保持在允许一个短的启动时间。
然而，睡眠模式表示显著降低
供给电流，并且它可以被用来节省功率甚至为
短暂的空闲时间。
输入时钟应保持在所有空闲模式下运行。
然而，即使是低功耗是可能的功率
关闭模式如果输入时钟停止。在这种情况下，它是
重要的是要开始之前，使主动模式下的输入时钟。
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数字输出
数字输出数据都提交了关于并行CMOS形式。
在OV的电压
DD
销设置CMOS的电平
输出。输出驱动器的尺寸来驱动
一个宽的负载范围为OV的
DD
以上2.25V ，但它是消遣
ommended尽量减少负载，以确保低转录
过性开关电流和产生的噪声可能。在
应用大扇出或大电容负载，
建议添加靠近外部缓冲器
该ADC芯片。
的定时是在定时图部分中描述。
注意，负载或CLK_EXT等效延迟总是
应低于负载上的数据输出，以确保
足够的定时余量。
数字输出可以在三态模式通过设置来设置
在OE_N信号高。
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冯2B
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