CDK1308BILP40 参数 Datasheet PDF下载

型号：	CDK1308BILP40
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内容描述：	超低功耗， 20/40/ 65 / 80MSPS ， 10位模拟至数字转换器（ADC ） [Ultra Low Power, 20/40/65/80MSPS, 10-bit Analog-to-Digital Converters (ADCs)]
分类和应用：	转换器
文件页数/大小：	14 页 / 1060 K
品牌：	CADEKA [ CADEKA MICROCIRCUITS LLC. ]

ADVANCE

数据表

输入时钟的质量是非常重要的

高速，高分辨率ADC 。信噪比的贡献

从时钟抖动和满量程的信号在给定频率

如下所示的公式中：

SNR

抖动

= 20

•

)

其中f

是信号的频率，并

是总的均方根

以秒为单位的抖动。均方根抖动所有的总和

抖动源包括时钟产生电路，时钟

分布和内部ADC电路。

的应用场合的抖动可能限制获得per-

formance ，这是非常重要的，以限制时钟

抖动。这可以通过使用精确和稳定地获得

时钟基准（如晶体振荡器具有良好的抖动

规范），确保时钟分配

良好的控制。这可能是有利的是使用模拟

电源层和接地层，以保证在支持低噪音

层数的所有电路中的时钟分配。它是最

重要性，以避免在ADC输出位之间的串扰

和时钟和模拟输入信号之间的和

因为这种串扰的时钟通常会导致谐

失真。

抖动性能降低的上升提高，

落在输入时钟的时间。因此，最佳的抖动per-

性能会受到LVDS与LVPECL或时钟速度快得

边缘。 CMOS与正弦波时钟输入将导致

略微降低抖动性能。

如果由其它电路产生的时钟，它应该是重

定时具有低抖动的主时钟作为最后的操作

之前被施加到ADC的时钟输入。

在OVDD引脚上的电压设置CMOS的电平

输出。输出驱动器的尺寸来驱动

宽范围以上2.25V负荷OVDD的，但它是消遣

ommended尽量减少负载，以确保低瞬态

开关电流和产生的噪声可能。在AP-

褶皱的大扇出或大的容性负载，

建议增加靠近外部缓冲器

该ADC芯片。

的定时是在定时图部分中描述。

注意，负载或CK_EXT等效延迟总是

应低于负载上的数据输出，以确保

足够的定时余量。

数字输出可以在三态模式通过设置来设置

在OE_N信号高。

该CDK1308采用数字偏移校正。这意味着

该代码的输出将是4096与输入短路。

然而，在输入小错配寄生

可能会导致这种轻微改变。偏移校正也

导致代码在充分的边缘可能发生的损失

量程范围。由于没有偏移校正时，ADC将剪辑

在之前的另一端，在实践中产生的代码

损失在相对端。与该输出为中心

数字化，输出将剪辑和超出范围的标志将

被设置，最大码之前达到。如果超出范围

标志被设置，则代码被强制所有那些对超范围

和所有零的欠范围。

CDK1308

超低功耗， 20/40/ 65 / 80MSPS ， 10位ADC

数据格式选择

输出数据上偏移二进制形式呈现

当DFRMT低（连接到0V

）。设置DFRMT

高（连接到OV

）结果， 2的补码输出

格式。详细情况示于下表1 。

修订版0.1

数字输出

数字输出数据都提交了关于并行CMOS形式。

表1 ：数据格式描述为2V

满量程范围

差分输入电压（ IP - IN）

输出数据： D_9 ： D_0

（ DFrMt = 0 ，偏移二进制）

输出数据： D_9 ： D_0

（ DFrMt = 1 ， 2的补码）

1.0 V

+0.24mV

-0.24mV

-1.0V

11 1111 1111

10 0000 0000

01 1111 1111

00 0000 0000

01 1111 1111

00 0000 0000

11 1111 1111

10 0000 0000

www.cadeka.com

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