数据表
输入时钟的质量是非常重要的
高速，高分辨率ADC 。信噪比的贡献
从时钟抖动和满量程的信号在给定频率
如下所示的公式中：
SNR
抖动
= 20
•
登录（ 2
•
π
•
F
IN
•
ε
t
)
其中f
IN
是信号的频率，并
的定时是在定时图部分中描述。
注意，负载或CK_EXT等效延迟总是
应低于负载上的数据输出，以确保
足够的定时余量。
数字输出可以在三态模式通过设置来设置
在OE_N信号高。
该CDK1307采用数字偏移校正。这意味着
该代码的输出将是4096与输入短路。
然而，在输入小错配的寄生参数
导致这种情况略有改变。偏移校正也重新
在代码中，在满刻度的边缘可能损失sults
范围内。由于没有偏移校正时，ADC将夹在一
结束之前，另外，在实践中产生的代码的损失在
的另一端。与该输出为中心的数字，
输出将剪辑和超出范围的标志将被置位，
之前最大的代码为止。当超出范围的标志是
集，该代码被强制所有那些对超范围和所有
零点下范围。
CDK1307
超低功耗， 10/20 /40 /八十○分之六十五/ 100MSPS ， 12月13日位ADC
ε
t
是总的均方根
以秒为单位的抖动。均方根抖动所有的总和
抖动源包括时钟产生电路，时钟
分布和内部ADC电路。
的应用场合的抖动可能限制获得per-
formance ，这是非常重要的，以限制时钟
抖动。这可以通过使用精确和稳定地获得
时钟基准（如晶体振荡器具有良好的抖动
规范），确保时钟分配以及
控制。这可能是有利的是使用模拟电源
层和接地层，以保证在电源低噪音
所有电路中的时钟分配。这是最大的im-
portance避免ADC输出的比特之间的串扰
和时钟和模拟输入信号之间的和
因为这种串扰的时钟通常会导致谐
失真。
抖动性能降低的上升提高，
落在输入时钟的时间。因此，最佳的抖动per-
性能会受到LVDS与LVPECL或时钟速度快得
边缘。 CMOS与正弦波时钟输入将导致
略微降低抖动性能。
如果由其它电路产生的时钟，它应该是重
定时具有低抖动的主时钟作为最后的操作
之前被施加到ADC的时钟输入。
数据格式选择
输出数据上偏移二进制形式呈现
当DFRMT低（连接到0V
SS
） 。设置DFRMT
高（连接到OV
DD
）结果， 2的补码输出
格式。细节14页上的表1中所示。
数据输出可以在三种不同的配置中使用。
普通模式：
所有的13位被使用。 MSB是D_12和LSB是D_0 。这
模式提供了最佳的性能，因为减少quanti-
矩阵特殊积噪音。
12位模式：
LSB为悬空，这样只有12位
使用。 MSB是D_12和LSB是D_1 。该模式稍微给
性能降低，由于增加了量化噪声。
降低满量程方式：
满量程范围从2V减少
pp
到1V
pp
这是
等于6dB的增益，在ADC前端。 MSB是D_11
和LSB是D_0 。请注意，代码将环绕
超过满刻度的范围内，并且该超出范围时
比特应当用于夹住输出数据。见
参考电压的详细信息。该模式稍微给
性能降低。
数字输出
数字输出数据都提交了关于并行CMOS形式。
在OVDD引脚上的电压设置CMOS的电平
输出。输出驱动器的尺寸来驱动
宽范围以上2.25V负荷OVDD的，但它是消遣
ommended尽量减少负载，以确保低瞬态
开关电流和产生的噪声可能。在AP-
褶皱的大扇出或大的容性负载，
建议增加靠近外部缓冲器
该ADC芯片。
冯1A
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