AS4SD16M72PBG-s/IT,ET,XT
16M X 72 ， SDR SDRAM ， 3.3V核心/ 3.3V IO
特定网络连接的ES脉冲串的类型（顺序或交织） ，M4 〜M6
指定CAS延迟， M7和M8指定经营
模式下， M9指定写突发模式和M10 ，
M11是为将来使用而保留的。地址A12 （ M12 ）是
未定义的，但装载的过程中应该被拉低
模式寄存器。
当所有银行都可以通过模式寄存器必须加载
空闲，并且控制器必须等待指定的时间之前
发起的后续操作。违反任一这些
要求将导致unspeci网络编辑操作。
N + M 。所述的DQ将开始驱动作为时钟的结果
缘在一个周期之前第（n +米 - 1） ，并提供该
有关访问时间得到满足，该数据将是有效的
时钟边沿N + M 。例如，假定该时钟
周期时间是这样的，所有相关的存取时间都满足时，如果
一个READ命令被记录在T0和延迟是
编程为两个时钟，所述的DQ将是由T2有效。
保留的国家不应该被用来作为未知操作
或不符合将来的版本可能会导致。
经营模式
突发长度
读取和写入访问到SDRAM是迸发
为导向，以突发长度是可编程的。该
突发长度确定的列的最大数量
可以为一个给定的READ或WRITE被访问位置
命令。提供1,2,4和8的位置突发长度
对于两个连续的和交错的脉冲串类型，并一
整页突发可用于顺序脉冲串模式。该
整页突发一起使用的爆
TERMINATE命令来生成任意的突发长度。
保留的国家不应该被使用， AAS未知操作或
不符合将来的版本可能会导致。
当发出一个读或写命令，块
列等于脉冲串长度被有效地选择。所有
对于突发访问将在该块内包装，这意味着
该会爆裂块内包装，如果边界
抵达。该块由A2 -A8 （每×16）唯一地选
当突发长度设置为4 ;和A3 -A8 （每X16 ）
当突发长度设置为8 。剩余的（至少
显著）地址位（或多个） （是），用来选择启动
在块内的位置。整版阵阵内包装
如果边界到达页。
在正常的操作模式是通过将M7和
M8到零;值的M7中的其它组合和
M8是为以后的使用和/或测试模式保留。该
编程的突发长度适用于读取和
写突发。
测试模式和保留的国家不应该被使用
因为未知的操作或不符合未来
可能会导致版本。
写突发模式
当M9 = 0时，脉冲串长度通过M0〜 M2的编程
适用于读取和写入阵阵;当M9 = 1，
编程的突发长度适用于读阵阵，但
写访问是单位置（非连拍）访问。
COMMAND INHIBIT
该命令禁止功能可以防止新
从由SDRAM中正在执行的命令，
不管在CLK信号是否被使能。该
SDRAM有效地取消。操作已
进度不受影响。
CAS延迟
CAS延迟是延迟，时钟周期之间的
一个READ命令的登记和第一的可用性
呈现在输出总线（ DQ0 - DQ79 ）有效数据。该
延迟可以被设置为2或3个时钟。
如果一个READ命令被记录在时钟边沿n和
潜伏期为m个时钟时，数据将是可利用由时钟边沿
奥斯汀半导体公司
无操作（ NOP ）
在无操作（ NOP ）命令用于
执行NOP到所选择的SDRAM （ CS \\是
LOW ） 。这可以防止不必要的命令被
在空闲或等待状态注册。操作
已在进行中不受影响。
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