SDRAM
奥斯汀半导体公司
引脚说明
引脚数
38
符号
CLK
TYPE
描述
时钟： CLK由系统时钟驱动。所有的SDRAM输入
信号进行采样在CLK的上升沿。 CLK也
输入
递增内部突发计数器和控制输出
寄存器。
时钟使能： CKE激活（ HIGH）和停用（ LOW ）的
CLK信号。停用时钟提供了预充电
掉电和SLEF刷新操作（所有银行闲置） ，
ACTIVE POWER- DOWN （行积极参与任何银行）或时钟
停业（正在进行中突发/接入） 。 CKE是
输入
除了同步设备后进入掉电和自
刷新模式，在CKE变成异步直到
退出同一模式。输入缓存器，其中包括CLK，是
在断电期间和自刷新模式禁用，提供低
备用电源。 CKE可连接到高电平。
芯片选择： CS \\能（注册LOW ）和禁用
（注册HIGH ）命令解码器。所有的命令都
蒙面当CS \\注册HIGH 。 CS \\提供了外部
在与多家银行系统，银行的选择。 CS \\在深思熟虑
的命令代码的一部分。
输入命令： WE \\ CAS \\和RAS \\ （连同CS \\ ）定义
所输入的命令。
输入/输出面膜： DQM是输入掩码信号写
访问和输出使能信号，用于读访问。输入
当DWM是写在高采样数据被屏蔽
周期。该outptu缓冲器置于高阻抗状态（两个时钟
等待时间）时， DQM是在读周期采样为高。
DQML对应DQ0 - DQ7和DQMH对应
DQ8 - DQ15 。 DQML和DQMH被认为是相同的状态时，
引用为DQM 。
银行地址输入： BA0和BA1确定哪个银行
ACTIVE ， READ，WRITE或预充电命令正在
应用。
地址输入： A0 - A12在活动进行采样
命令（行地址A0 - A12）和读/写命令
（列地址A0 -A8 ， A10与定义自动预充电），以
在各选择一个位置从存储器阵列的
银行。预充电命令时A10采样
确定是否所有银行都必须prechaged （ A10 [高] ）或银行
通过选择（ A10 [低] ） 。地址输入还提供了
在加载模式寄存器命令操作码。
数据输入/输出：数据总线
AS4SD16M16
37
CKE
19
CS \\
输入
16, 17, 18
WE \\ CAS \\ ，
RAS \\
输入
15, 39
DQML ， DQMU
输入
20, 21
BA0 ， BA1
输入
23-26, 29-34, 22, 35, 36
A0 - A12
输入
2, 4, 5, 7, 8, 10, 11, 13, 42,
44, 45, 47, 48, 50, 51, 53
40
3, 9, 43, 49
6, 12, 46, 52
1, 14, 27
28, 41, 54
AS4SD16M16
1.0版11/02
DQ0 - DQ15
NC
V
DD
Q
V
SS
Q
V
DD
V
SS
I / O
---
无连接：该引脚悬空。
DQ电源：隔离DQ电源芯片为改善噪声
供应
免疫力。
DQ地面：隔离DQ地面到模具的imporved噪音
供应
免疫力。
供电电源： + 3.3V ± 0.3V
供应地
奥斯汀半导体公司保留更改产品或规格，恕不另行通知。
3
AUSTIN [ AUSTIN SEMICONDUCTOR ]
