我PEM
2.4Gb
2.4GB SDRAM ， DDR
奥斯汀半导体公司
AS4DDR32M72PBG
引脚定义/功能说明
BGA地点
符号
描述
钟： CKX和CKX \\是差分时钟输入。所有的地址和控制输入信号
采样于CKX的正边缘和CKX \\负边缘的交叉。
输出数据（DQ的和DQS ）是相对于所述差分时钟的交叉
输入。
时钟使能： CKE控制时钟输入端。 CKE高使， CKE低禁用
时钟输入引脚。驾驶CKE低提供预充电掉电。 CKE
是同步的省电进入和退出，以及自刷新进入CKE
是异步的自刷新退出和禁用输出。 CKE必须
保持高通量读取和写入访问。输入缓冲器被禁用
在掉电模式下，输入缓冲器是在自刷新无效。 CKE是
SSTL - 2输入，但会检测LVCMOS电平低VCC应用后
芯片选择： CSX \\使每个五（ 5 ）包含的命令寄存器（S ）
话。所有的命令都被屏蔽与CSX \\注册HIGH 。 CSX \\提供
在与多家银行系统外的银行选择。 CSX \\被认为是部分
命令代码。
输入命令： RASx ， CASx和WEX \\定义所输入的命令。
F4 ，F16 ，G5， G15 ，K1， K12，
CKX ， CKX \\
L2 ， L13 ， N6 ， M8
G4， G16 ，K2， K13 ，M6
CKEx
G1， G13 ，K4， K16 ，M12
CSX \\
F4 ，F16 ，G5， G15 ，K1， K12， RASx \\ ， CASx \\
L2 ， L13 ， N7 ， M9
WEX \\
G4， G16 ，K2， K14 ，M7
输入数据掩码： DM是输入掩码信号写入数据。输入数据被屏蔽时
DQMLx ， DQMHx
DQMLx或HX是在一个写访问时间采样为高。 DM采样上都
DQSLx和DQSHx的边缘。
BA0 ， BA1
银行地址输入： BA0 ， BA1 ，确定哪些银行的积极读取，写入或
预充电命令被应用。
地址输入：提供行地址为有效命令，并且列地址
和自动预充电位（ A10）的读/写命令，选择一个位置了
在各个银行的存储器阵列的。 A10期间，预充电采样
命令确定是否预充电适用于一个银行或全部银行。
地址输入也是一个MODE SET电阻过程中提供操作码
命令。
E8, E9
A7， A8，A9 ， A10， B7，B8 ，
B9 ，B10 ，C7，C8 。 C9，C10 ， A0-11 ，A12
D7
A2 ，A3，A4 ，A13， A14 ，B1
B2, B3, B4, B13, B14, B15,
B16 ，C1，C2 ，C3，C4 ，C13，
C14 ，C15， C16 ，D1， D2，D3
D4, D13, D14, D15, D16,
E1， E16 ，M1， M16， N1，N2， DQ0-79
N3, N4, N13, N14, N15,
N16 ，T2，T3 ，T4 ，T13， T14 ，
T15 ， N7 ， N8 ， N9 ， N10 ， P7 ，
P8 ，P9， P10 ，R7，R8 ，R9，
R10 ，T7， T8，T9 ， T10的
E6 ， E7 ， E10 ， E11 ， F5 ， K5 ，
DQSLX ， DQSHX
L12 ， N5 ， N12 ， E5
B11，B12， C5，C6， E3 ，F3
G3 ，H3， H12 ， H16 ，J3 ，J12
VCC
J16 ，K3， L3 ，M3， P11，P12 ，
R5，R6， T16
A11，A12 ，D5，D6 ，H4， H15 ，
VCCQ
J4， J15 ，T5，T6
A5，A6， A16 ，B5，B6 ， C 11 ，
C12， D11 ，D12， E14 ， F14 ，
G14 ， H1，H2 ，H5， H13，
VSS
H14 ， J1，J2 ，J5， J13 ， J14 ，
K14 ， L14 ，P5，P6 ， R11 。
R 12中，T1 ， T11，T12 ，M14
E12
AS4DDR32M72PBG
修订版1.2 06/09
数据I / O
数据Stobe ：输出与读出的数据，输入与写入数据。 DQS是边沿对齐用
读取的数据的，集中在写入数据。它是用来捕获数据
核心供电
I / O电源
接地（数字）
VREF
SSTL - 2基准电压
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AUSTIN [ AUSTIN SEMICONDUCTOR ]
