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AS4DDR264M72PBG1-5/XT 参数 Datasheet PDF下载

AS4DDR264M72PBG1-5/XT图片预览
型号: AS4DDR264M72PBG1-5/XT
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内容描述: 64Mx72 DDR2 SDRAM W /共享控制总线集成塑封微电路 [64Mx72 DDR2 SDRAM w/ SHARED CONTROL BUS iNTEGRATED Plastic Encapsulated Microcircuit]
分类和应用: 内存集成电路动态存储器双倍数据速率
文件页数/大小: 28 页 / 366 K
品牌: AUSTIN [ AUSTIN SEMICONDUCTOR ]
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我PEM
4.8千兆SDRAM , DDR2
Gb
奥斯汀半导体公司
AS4DDR264M72PBG1
BGA地点
P6
C9,C10,D10,D11,T1,T2,
U2,U3,V3,V4
T8
V5
U5
U6
T9
G5,H1,M11,N7,
F1,F2,P10,P11,V8
H9,H10,M2,M3,R7
H7,H11,M1,M5,R8
E8,E9,R3,R4,T6
F10,F11,P1,P2,R6
J2,J3,J4,J8,J9,K2,
K3,K9,L2,L3,L4,L9,L10
符号
ODT
CKX , CKX \\
CKE
CS \\
RAS \\
CAS \\
WE \\
UDMx
LDMx
UDQSx
UDQSx \\
LDQSx
LDQSx \\
Ax
TYPE
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
CNTL输入
输入
描述
片上端接:注册高级使得数据总线终端
差分输入时钟,一组为每个x16bits
时钟使能,激活全硅时钟电路
芯片选择,一个用于数据总线宽度的每个16比特
指令输入,以及CAS \\ , \\ WE和CS \\定义操作
指令输入,以及RAS \\ , \\ WE和CS \\定义操作
指令输入,以及RAS \\ , CAS \\和CS \\定义操作
一个数据面膜CNTL 。每个高8位x16的字
一个数据面膜CNTL 。对于每个下一个8位的x16的字
数据选通输入每个字X16的高字节
UDQSx的差动输入端,仅当使能DQS差分模式下使用
数据选通输入X16的每个字的低字节
LDQSx的差动输入端,仅当使能DQS差分模式下使用
数组地址输入提供有效的命令行地址,并
列地址和自动预充电位( A10 ),用于读/写命令
J10
俄罗斯足协
L8,K10,E5
BA0,BA1,BA2
C8,D1,D2,D7,D8,D9,E1,
DQX
E2,E3,E7,E10,E11,F3,
F4,F5,F7,F8,F9,G1,G2,
G3,G4,G7,G8,G9,G10,
G11,H2,H3,H4,H5,H8,
M4,M7,M8,M9,M10,N1,
N2,N3,N4,N5,N8,N9,
N10,N11,P3,P4,P5,P7,
P8,P9,R1,R2,R5,R9,
R10,R11,T3,T4,T5,T7,
T10,T11,U4,U7,U8,U9,
U10,V6,V7,V9
k6
VREF
A2,A4,A5,A7,A8,A10,
VCC
B1,B11,H6,J1,J5,J7,J11,
K4,K8,L1,L5,L7,L11,M6,
V1,V11,W2,W4,W5,
W7,W8,W10
A3,A6,A9,A11,B2,B10,
VSS
C1,C11,G6,J6,K1,K5,
K7,K11,L6,N6,U1,U11,
V2,V10,W1,W3,W6,
W9,W11
B3,B4,B5,B6,B7,B8,B9,
NC
C2,C3,C4,C5,C6,C7,D3,
D4,D5, D6 ,E4 ,E6 F6
A1
无人居住
未来输入
输入
银行地址输入
输入/输出数据的双向输入/输出引脚
供应
供应
SSTL_18基准电压源
核心供电
供应
核心接地回路
无连接
无人居住球矩阵位置(位置登记的援助)
AS4DDR264M72PBG1
修订版3.0 6/09
奥斯汀半导体公司
奥斯汀,德克萨斯州
512.339.1188
www.austinsemiconductor.com
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