我PEM
4.8千兆SDRAM ， DDR2
Gb
奥斯汀半导体公司
AS4DDR264M72PBG1
描述
该4.8GB DDR2 SDRAM ，高速CMOS ，动态
随机存取存储器包含4831838208位。
每五个芯片的MCP的内部配置
作为8行的DRAM 。该装置的方框图是
在图2中球的分配示出并显示在
网络连接gure 3 。
在4.8GB的DDR2 SDRAM采用双数据速率
体系结构来实现高速操作。双
数据速率的体系结构本质上是一个4
n
-prefetch
体系结构，以用于传输2的界面
每个时钟周期的数据字在I / O的球。单读
或有效地写访问X72 DDR2 SDRAM
由一个单一的4n比特宽，一个时钟周期的数据
对应的四个转移在内部DRAM芯和
正位宽，
一个半时钟周期数据传输的I / O
球。
双向数据选通（ DQS ， DQS ＃ ）发送
外，伴随着数据，用于在所述数据采集使用
接收器。 DQS是DDR2的传输频闪
SDRAM中读出并通过存储器控制器
中写道。 DQS是边沿对齐的数据进行读写
和中心对齐进行写入数据。有
选通脉冲，一个用于低字节（ LDQS ， LDQS ＃ ）和一个
对于高字节（ UDQS ， UDQS ＃ ） 。
该MCP DDR2 SDRAM的差分时钟运行
（ CK和CK ＃ ） ; CK的路口去HIGH和CK ＃
变低将被简称为CK的上升沿。
命令（地址和控制信号）被注册
在CK的每个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及与CK的两个边缘。
读取和写入访问的DDR2 SDRAM是迸发
导向;存取开始在一个选定的位置和
持续的地点在一个设定的号码
编程序列。访问开始时的
积极的命令，这是随后登记
通过读或写命令。地址位
与ACTIVE命令注册重合使用
选择银行和行进行访问。地址
位注册暗合了读或写
命令用于选择银行和出发
列位置的突发访问。
在DDR2 SDRAM提供了可编程的读或
写四个或八个位置爆裂长度。 DDR2
SDRAM支持中断读八一阵
另一个读，或八与其他写一个突发写入。
自动预充电功能可被使能，以提供一个
自定时行预充电时的端部开始该
突发存取。
与标准的DDR SDRAM ，流水线，多组
DDR2 SDRAM芯片的体系结构允许并发
操作，从而提供高，有效带宽由
隐藏行预充电和激活时间。
一种自刷新模式设置，以及一个省电
掉电模式。
所有输入均与JEDEC标准兼容
SSTL_18 。所有的全驱动力输出SSTL_18-
兼容。
一般注意事项
•
的功能和定时特定网络连接的阳离子
本数据手册介绍了与DLLenabled
操作模式。
•
在整个数据表，各种人物和
文本指的DQ为¡ ° ± DQ.¡的DQ项被
解释为任何和所有的DQ的统称，除非
特别说明，否则。此外，每个芯片
被划分为2个字节，低位字节和上
字节。为低字节（ DQ0¨CDQ7 ），DM指
LDM和DQS是指LDQS 。对于高字节
（ DQ8¨CDQ15 ），DM指UDM和DQS指
UDQS 。
•
完整的功能在整个描述
文档及任何网页或图表可以有
被简化，以传达一个主题，可能不
包容性的所有要求。
•
任何具体的要求，优先于
一般性发言。
初始化
DDR2 SDRAM芯片必须启动并初始化
在一个预定的方式。操作程序等
比规定可能会导致不确定的操作。
下面的序列所需的电和
初始化，并示于图4中第5页上。
AS4DDR264M72PBG1
修订版3.0 6/09
奥斯汀半导体公司
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奥斯汀，德克萨斯州
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512.339.1188
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