我PEM
4.2千兆SDRAM , DDR2
Gb
奥斯汀半导体公司
AS4DDR264M65PBG1
CAS延迟( CL )
CAS延迟(CL)由位M4 〜M6定义的,如
在图5中CL是延迟,在时钟周期之间的
一个READ命令的登记和的可用性
输出数据的第一个比特。的CL可以设置为3,4 ,5,6或7
时钟,根据不同的速度等级选项被使用。
DDR2 SDRAM不支持任何半时钟延迟。
保留的国家不应该被用来作为未知操作
或不符合将来的版本可能会导致。
DDR2 SDRAM还支持一种称为中科院发布
附加延迟( AL ) 。此功能允许读命令
之前,将发行
t
RCD (MIN)通过延迟
内部命令的DDR2 SDRAM由AL时钟。
CL = 3和CL = 4的例子示于图6;两
假设AL = 0,如果读命令注册于时钟
EDGE
n,
而CL为
m
时钟,该数据将是可用的
与时钟沿标称一致
N + M (假定
AL = 0)。
图6 - CAS延迟( CL )
T0
CK #
CK
命令
读
T1
T2
T3
T4
T5
T6
NOP
NOP
NOP
NOP
NOP
NOP
DQS , DQS #
DQ
CL = 3( AL = 0)的
DO
n
DO
n+1
DO
n+2
DO
n+3
T0
CK #
CK
命令
读
T1
T2
T3
T4
T5
T6
NOP
NOP
NOP
NOP
NOP
NOP
DQS , DQS #
DQ
CL = 4( AL = 0)的
DO
n
DO
n+1
DO
n+2
DO
n+3
数据转换
不在乎
注意事项:
1, BL = 4 。
2.发布CAS #附加延迟( AL )= 0 。
3所示额定
t
交流,
t
DQSCK和
t
DQSQ 。
AS4DDR264M65PBG1
修订版0.5 06/08
奥斯汀半导体公司
●
奥斯汀,德克萨斯州
●
512.339.1188
●
www.austinsemiconductor.com
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