我PEM
1.2 GB SDRAM ， DDR
Gb
奥斯汀半导体公司
AS4DDR16M72PBG
概述
该1.2GB DDR SDRAM MCM ，是一个高速CMOS ，
动态随机存取，内存使用5片含
268435456位。每个芯片进行内部配置一
四银行DRAM 。每个芯片的67108864位的银行
组织为8,192行512列16位。
在128MB （ 1.2GB ） DDR SDRAM MCM采用的是DDR
体系结构来实现高速操作。双
数据速率的体系结构本质上是一个的2n预取结构
以设计成每两个数据字传送的接口
时钟周期的I / O引脚。对于单个读或写访问
128MB的DDR SDRAM有效地由一个2 N的
比特宽，一个时钟周期的数据在内部DRAM tansfer
核心和两个相应的n比特宽的，一个半时钟周期
数据传输的I / O引脚。
双向数据选通（ DQS ）是外部发送。
与数据一起，用于在接收器中的数据采集应用。 DQS
由DDR SDRAM中读取频闪发射
并通过在写入内存控制器上。 DQS是
edgealigned进行数据读取和中心对齐
数据写入。每个芯片有两个数据选通信号，一个用于
低位字节和一个用于高字节。
128MB的DDR SDRAM的差分时钟运行
（ CLK和CLK ＃ ） ; CLK的交叉变为高电平和CLK ＃
变低将被称为CLK的上升沿。
命令（地址和控制信号）被注册
在CLK的每一个上升沿。输入数据被登记在
DQS的边缘两者，并且输出数据是参照两
DQS的边缘，以及对于CLK的两个边缘。
读取和写入访问到DDR SDRAM是迸发
导向;存取开始在一个选定的位置，并继续
对于地点在编程设定的号码
序列。访问开始与Active注册
命令，然后接着读或写
命令。地址位注册暗合了
ACTIVE命令用于选择银行和行是
访问。地址位注册暗合了
读或写命令用于选择银行和
起始列位置的突发访问。
功能说明
读取和写入访问到DDR SDRAM是突发式;
存取开始在一个选定的位置，并持续一段
在编程序列位置设定的号码。
访问开始以积极的命令注册
，然后接着是读或写命令。该
地址位注册与激活命令
用于选择银行和行访问（ BA0和
BA1选择银行， A0-12选择行） 。地址位
在读或写命令被注册重合
用来选择突发存取的起始列的位置。
之前的正常运行中，SDRAM必须被初始化。该
以下各节提供覆盖设备的详细信息
初始化，注册DEFI定义，命令描述和
设备的操作。
初始化
的DDR SDRAM必须被加电并初始化一个
预定义的方式。比其他的操作流程
规定可能会导致不确定的操作。权力必须先
施加到V
CC
和V
CCQ
同时，再至V
REF
（和系统V
TT
). V
TT
V后，必须应用
CCQ
为了避免
器闩锁，这可能会造成永久性的损坏
装置。 V
REF
可应用于任何时间V后
CCQ
但是，预计
是在V标称重合
TT
。除CKE ，输入是
不被视为有效，直至V后
REF
被施加。 CKE是
SSTL_2输入，但会检测V后LVCMOS低电平
CC
is
应用。维持对CKE的LVCMOS低电平时
需要上电，以确保DQ和DQS输出
将处于高阻状态，在那里它们被保持，直到在驱动
正常操作（由读访问）。毕竟电源
参考电压是稳定的，而时钟是稳定的，在DDR
SDRAM需要为200ps的延迟将一个可执行文件之前，
命令。
一旦为200ps的延迟已经被满足，取消选定或
NOP指令应适用，和CKE应提请
HIGH 。继NOP命令，全部预充电
指令应适用。接下来的一个加载模式寄存器
应为扩展模式寄存器发出命令
（ BA1 LOW和BA0高）以启用该DLL ，接着另一
加载模式寄存器命令模式寄存器（ BA0 /
BA1既低）来重置该DLL与该操作进行编程
在DDR SDRAM中提供可编程的READ或参数。两百个时钟周期需要之间
写的2 ，4或8个位置脉冲串长度。自动预充电的DLL复位，任何读取命令。预充电ALL
功能可以被启用，以提供selftimed一行命令，然后应适用，将设备中的所有
预充电时的突发访问结束时启动的。
银行闲置状态。
DDR SDRAM芯片的流水线，多组结构使得一旦处于闲置状态，两个自动刷新周期必须是
为并行运行，从而提供高效的执行（叔
RFC
必须satisfi版）此外，负载模式
带宽隐藏行预充电和激活时间。
REGISTER命令模式寄存器复位DLL
位无效（即编程操作参数不
自动刷新模式设置，以及一个省电复位
该
DLL ）
is
所需。
以下
掉电模式。
这些要求， DDR SDRAM准备好正常
操作。
AS4DDR16M72PBG
2.1版06/09
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AUSTIN [ AUSTIN SEMICONDUCTOR ]
