CS5484
2.引脚说明
CPUCLK
模式
24
GNDD
VDDD
XOUT
SSEL
23
28
27
26
25
CS
22
XIN
RESET
IIN1-
IIN1+
VIN2-
VIN2+
VIN1+
1
2
3
4
5
6
7
散热垫
21
20
19
18
17
16
15
SCLK
RX / SDI
TX / SDO
DO4
DO3
DO2
DO1
不要连接
自顶向下查看
28引脚QFN封装
8
9
10
11
12
13
14
IIN2-
VREF-
VIN1-
IIN2+
VREF +
数字引脚和串行数据I / O
数字输出
RESET
串行数据I / O
串行时钟输入
芯片选择
串行模式选择
操作模式选择
15,16,
17,18
2
19,20
21
22
23
24
7,8,6,5
4,3,10,9
12,11
DO1 ， DO2 ， DO3 ， DO4
- 为能量脉冲可配置数字输出，中断，能源
方向，和零交叉。
RESET
- 用于复位芯片的有源低施密特触发器输入。
TX / SDO ， RX / SDI
- UART / SPI串行数据输出/输入。
SCLK
- 串行时钟的SPI 。
CS
- 芯片选择的UART / SPI 。
SSEL
- 选择串行接口， UART或SPI™的类型。 1逻辑电平 - UART
选择。逻辑0电平 - SPI选择。
模式
- 连接到VDDA正常工作。
模拟量输入/输出
电压输入
电流输入
参考电压输入
VIN1 + ， VIN1- ， VIN2 + ， VIN2-
- 差分模拟输入电压通道。
IIN1 + ， IIN1- ， IIN2 + ， IIN2-
- 差分模拟输入端的电流通道。
VREF + ， VREF-
- 内部参考电压。一个0.1μF的旁路电容是必需的
与这两个引脚。
电源连接
内置数字电源
数字地
正模拟电源
模拟地
27
26
14
13
1,28
25
-
VDDD
- 解耦脚为内部1.8V数字电源。一个0.1μF的旁路电容
该引脚与GNDD之间所需。
GNDD
- 数字地。
VDDA
- 正3.3V模拟电源。
GNDA
- 模拟地。
时钟发生器
水晶
水晶退房
CPU时钟输出
辛， XOUT
- 连接到外部石英晶体。可替换地，外部时钟可以是
提供给XIN引脚提供系统时钟器件。
CPUCLK
- 片上振荡器，它可以驱动一个标准的CMOS负载输出。
没有电气连接。
散热垫
6
GNDA
VDDA
DS981F2
APEX [ CIRRUS LOGIC ]
